1 - MOTEURS DE L'ÉVOLUTION

• 1.1 - Évolution technologique
  Figure 1 - Loi de Moore de ses débuts à 2005 [2] Figure 2 - Évolution de la densité d'énergie pour les processeurs d'Intel [17] Tableau 1 - Premières générations d'ordinateurs Tableau 2 - Niveaux d'intégration et fonctionnalités de 1960 à 2000
• 1.2 - Besoins des applications
  Figure 3 - Besoins des applications en puissance de calcul (d'après ITRS Design ITWG, juillet 2003) Figure 4 - Classes d'applications enfouies ou embarquées Tableau 3 - Besoins des standards de téléphonie mobile
• 1.3 - Contraintes économiques
  Figure 5 - Marché des semi-conducteurs en milliards de dollars par types d'application (source : IC Insight) Figure 6 - Ventes des circuits intégrés en 2014 (barres) et taux de croissance (courbe) selon les classes d'applications (source : IC Insight)

2 - ORGANISATION ET STRUCTURE DE L'ORDINATEUR

• 2.1 - Calcul, mémorisation et communication
  Figure 7 - Structure de base d'un PC en 2008
• 2.2 - Structures matérielles
  Figure 8 - Exemple de transfert registres à registre

3 - AVANT LE MUR DE LA CHALEUR

• 3.1 - Performances monoprocesseur
• 3.2 - Augmenter la fréquence d'horloge
  Figure 9 - Générations successives en technologie CMOS Figure 10 - Vitesse des inverseurs pour les différents nœuds CMOS (source STmicroelectronics) Figure 11 - Évolution des puissances statique et dynamique pour les technologies successives (source IBS)
• 3.3 - Augmenter IPC
  Figure 12 - Pipeline à quatre étages Figure 13 - Approche superpipeline (a) comparée au pipeline simple (b) Figure 14 - Approche superscalaire (a) comparée au pipeline simple (b) Figure 15 - Principe des superscalaires multi-pipelines (statique) Figure 16 - Principe de l'exécution non ordonnée Figure 17 - Limites de l'exécution « flot de données » Figure 18 - Évolution des hiérarchies de cache
• 3.4 - Diminuer NI
  Figure 19 - Principe des instructions SIMD Figure 20 - Modèle d'exécution SIMT (d'après SIMT, M. Krulis, http://www.ksi.mff.cuni.cz/~krulis/NPRG058/#@tab_lectures)

4 - APRÈS LE MUR DE LA CHALEUR

• 4.1 - Tournant vers les multi-cœurs
  Figure 21 - Multithread, multiprocesseur et multi-cœur Figure 22 - Détails du processeur Intel Core i7-4960X (source http://www.extremetech.com/gaming/165498-core-i7-4960x-ivy-bridge-e-review-intels- great-limp-forward) Figure 23 - Différentes organisations de caches L2 dans un multi-cœur Figure 24 - Exemple de clusters de multi-cœurs (source AMD) Figure 25 - Performance de calcul et mémoire de serveurs Dell entre 2005 et 2010
• 4.2 - Processeurs et accélérateurs matériels
  Figure 26 - Structure de base d'un processeur graphique Figure 27 - Architecture du GPU GeForce 8800 de Nvidia (Source NVIDIA) Figure 28 - Comparaison des performances de calcul et débit mémoire des CPU et des GPU (source NVIDIA) Figure 29 - Liaison CPU-GPU Figure 30 - Performance calcul et débit mémoire des GPU Figure 31 - Coprocesseur Xeon Phi (source https://confluence.csc.fi/display/HPCproto/HPC+Prototypes) Figure 32 - Du FPGA élémentaire aux FPGA système sur puce (source National Instruments et Altera)
• 4.3 - Maîtriser la consommation
  Figure 33 - « silicium noir » (source http://www.eetimes.com/author.asp?section_id=36&doc_id=1265557) Figure 34 - Masses virtuelles pour des sous-ensembles des caches L2 des Xeon Figure 35 - Modes de fonctionnement des processeurs Intel Core 5e génération Figure 36 - Réduction de la puissance et réveil des parties inactives Tableau 4 - Détails des calculs de la figure 33
• 4.4 - Conséquences de la limitation de la fréquence
  Figure 37 - Principe de la logique synchrone Tableau 5 - Impact du nombre d'étages de pipeline sur les performances

5 - GRANDES TENDANCES

• 5.1 - Vers les limites du CMOS
  Figure 38 - Longueurs de grille et pas métallique pour les nœuds depuis 1995 et prévisions ITRS jusqu'à 2028 [2]
• 5.2 - Évolutions graduelles
• 5.3 - Architectures hétérogènes
  Tableau 6 - Comparaison CPU + GPU ou CPU avec APU
• 5.4 - Inflexions
  Figure 39 - Architecture MPPA 256 de Kalray [13]

6 - REMARQUES POUR CONCLURE