Bibliographie & annexes
Présentation
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RÉSUMÉ
Les applications de l’intelligence artificielle, utilisant notamment les réseaux de neurones profonds, ont conduit au développement de supports matériels pour accélérer leur exécution. Après un bref rappel des principes de ces réseaux, notamment les réseaux de neurones convolutionnels, les différents opérateurs nécessitant une accélération sont présentés. Les spécificités permettant l’utilisation d’une précision numérique réduite sont présentées, avec les formats de données correspondant. Les différentes techniques d’accélération sont présentées : ajout d’instructions, développement de composants matériels (opérateurs spécialisés à intégrer dans des systèmes sur puce, processeurs neuronaux) avec des exemples de circuits disponibles chez ARM, Intel, Google, NVidia, Xilinx.
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Daniel ETIEMBLE : Professeur émérite LRI, Université Paris Saclay
INTRODUCTION
Avec l’importance croissante des applications de l’intelligence artificielle, les réseaux de neurones profonds sont de plus en plus utilisés. Ils ont vu le développement de supports matériels et logiciels significatifs. Les grands opérateurs (Google, Microsoft, etc.) et les fournisseurs de circuits (ARM, Intel, NVidia, Xilinx) ainsi que de très nombreuses petites sociétés ou startups proposent des solutions matérielles pour accélérer l’exécution des applications utilisant des réseaux de neurones profonds. L’objectif de l’article est d’expliciter les caractéristiques de ces solutions matérielles en relation avec les grandes caractéristiques des réseaux de neurones.
Sans prétendre à une présentation théorique ou exhaustive, les principes de base des réseaux de neurones (RN) sont rappelés : structure d’un RN, structure d’un neurone, fonction d’activation ainsi que les deux phases d’utilisation d’un RN (Apprentissage et Inférence). Les réseaux de neurones sont utilisés à plusieurs niveaux : centre de données, serveurs au bord du réseau (edge devices), smartphones et composants de l’Internet des Objets (IoT) avec des contraintes de performance et de consommation énergétique différentes, conduisant à différents supports matériels.
Alors que les flottants 32 bits sont le format numérique de base pour les réseaux de neurones, les contraintes de performance et de consommation ont conduit à l’utilisation de formats entiers 8 bits et 16 bits et de formats flottants réduits (F16, BF16, TF32) qui sont présentés. Les opérateurs spécifiques des réseaux de neurones convolutionnels sont présentés : convolution, pooling, couches complètement connectées (denses).
Des exemples de supports matériels sont présentés : les instructions IA du jeu d’instructions Intel pour le calcul en entier, les cœurs tenseurs de NVidia, les processeurs neuronaux d’ARM (Ethos), d’Intel (Nirvana NPP-T), de Google (TPU) et le système sur puce Xilinx VC 1902.
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MOTS-CLÉS
réseaux de neurones profonds opérateurs matriciels précision numérique processeurs neuronaux accélérateurs pour systèmes sur puce
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Positionnement des réseaux de neurones
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10. Remarques pour conclure
Les développements matériels pour les réseaux de neurones profonds sont en constante évolution. Ils couvrent un large spectre, des centres de données aux systèmes pour l’Internet des objets en passant par les dispositifs mobiles (smartphones, tablettes). Nous n’avons considéré que des supports matériels provenant des grands opérateurs (Google, Microsoft, etc.) ou des fournisseurs de circuits (Arm, Intel, NVidia, Xilinx, etc). Il existe un très grand nombre de petites sociétés ou startups proposant des circuits pour les réseaux de neurones.
S’il est encore difficile d’en faire une caractérisation précise, on peut cependant dégager un certain nombre de tendances :
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les processeurs neuronaux, notamment pour le haut de gamme, disposent d’un grand nombre de cœurs interconnectés par des réseaux performants et alimentés par des systèmes mémoire performants. Ils sont plus proches des processeurs à très grand nombre de cœurs (présentés dans l’article [H 1 014]) que des multicœurs généralistes (présentés dans l’article [H 1 090]) ;
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les cœurs disposent de composants arithmétiques performants, notamment pour les calculs matriciels, dont les tenseurs. Ils peuvent utiliser des formats flottants réduits comme F16 et BF16 en combinaison avec des flottants F32. La combinaison F32-BF16 est de plus en plus utilisée ;
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pour les IP ou les processeurs à faible consommation, des blocs fonctionnels spécifiques sont utilisés, notamment pour les convolutions. On a donc des architectures relativement hétérogènes ;
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les bibliothèques logicielles citées au § ...
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BIBLIOGRAPHIE
-
(1) - NIELSEN (M.) - Neural Network and Deep Learning, - http://neuralnetworksanddeeplearning.com/
-
(2) - TensorFlow - - https://www.tensorflow.org/
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(3) - Caffe - - https://www.tensorflow.org/
-
(4) - PyTorch - - https://pytorch.org/
-
(5) - COURBARIAUX (M.), HUBARA (I.), SOUDRY (D.), EL-YANIV (R.), BENGIO (Y.) - Binarized Neural Networks: Training Neural Networks with Weights and Activations Constrained to +1 or −1, - https://arxiv.org/abs/1602.02830
-
(6) - CHOI (J.), VENKATARAMANI (S.), SRINIVASAN (V.), GOPALAKRISHNAN (K.), WANG (Z.), CHUANG (P.) - Accurate And Efficient 2-Bit Quantized Neural Networks, - Proceedings of the 2nd SysML Conference, Palo Alto, CA, USA (2019), https://mlsys.org/Conferences/2019/doc/2019/168.pdf
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