Bibliographie & annexes
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RÉSUMÉ
Les applications de l’intelligence artificielle, utilisant notamment les réseaux de neurones profonds, ont conduit au développement de supports matériels pour accélérer leur exécution. Après un bref rappel des principes de ces réseaux, notamment les réseaux de neurones convolutionnels, les différents opérateurs nécessitant une accélération sont présentés. Les spécificités permettant l’utilisation d’une précision numérique réduite sont présentées, avec les formats de données correspondant. Les différentes techniques d’accélération sont présentées : ajout d’instructions, développement de composants matériels (opérateurs spécialisés à intégrer dans des systèmes sur puce, processeurs neuronaux) avec des exemples de circuits disponibles chez ARM, Intel, Google, NVidia, Xilinx.
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Daniel ETIEMBLE : Professeur émérite LRI, Université Paris Saclay
INTRODUCTION
Avec l’importance croissante des applications de l’intelligence artificielle, les réseaux de neurones profonds sont de plus en plus utilisés. Ils ont vu le développement de supports matériels et logiciels significatifs. Les grands opérateurs (Google, Microsoft, etc.) et les fournisseurs de circuits (ARM, Intel, NVidia, Xilinx) ainsi que de très nombreuses petites sociétés ou startups proposent des solutions matérielles pour accélérer l’exécution des applications utilisant des réseaux de neurones profonds. L’objectif de l’article est d’expliciter les caractéristiques de ces solutions matérielles en relation avec les grandes caractéristiques des réseaux de neurones.
Sans prétendre à une présentation théorique ou exhaustive, les principes de base des réseaux de neurones (RN) sont rappelés : structure d’un RN, structure d’un neurone, fonction d’activation ainsi que les deux phases d’utilisation d’un RN (Apprentissage et Inférence). Les réseaux de neurones sont utilisés à plusieurs niveaux : centre de données, serveurs au bord du réseau (edge devices), smartphones et composants de l’Internet des Objets (IoT) avec des contraintes de performance et de consommation énergétique différentes, conduisant à différents supports matériels.
Alors que les flottants 32 bits sont le format numérique de base pour les réseaux de neurones, les contraintes de performance et de consommation ont conduit à l’utilisation de formats entiers 8 bits et 16 bits et de formats flottants réduits (F16, BF16, TF32) qui sont présentés. Les opérateurs spécifiques des réseaux de neurones convolutionnels sont présentés : convolution, pooling, couches complètement connectées (denses).
Des exemples de supports matériels sont présentés : les instructions IA du jeu d’instructions Intel pour le calcul en entier, les cœurs tenseurs de NVidia, les processeurs neuronaux d’ARM (Ethos), d’Intel (Nirvana NPP-T), de Google (TPU) et le système sur puce Xilinx VC 1902.
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MOTS-CLÉS
réseaux de neurones profonds opérateurs matriciels précision numérique processeurs neuronaux accélérateurs pour systèmes sur puce
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Opérateurs spécialisés : tenseurs et cœurs tenseurs
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6. Extension du jeu d’instructions Intel64
Le jeu d’instructions Intel64, avec son format de taille variable, permet d’ajouter sans trop de problèmes de nouvelles instructions. Sous la terminologie « Deep learning Boost », un certain nombre d’instructions destinées à accélérer les codes pour l’IA, notamment pour les convolutions, a été défini.
Le calcul d’un point d’une convolution a été présenté au § 5.1. Il est du style S1 = F1.E1+F2.E2+F3.E3+…+Fi.Ei+…, c’est-à-dire d’une suite de multiplications-accumulations. Pour le calcul avec des données flottantes, cela signifie une succession d’instructions FMA qui existent dans tous les jeux d’instructions courants. Pour le jeu d’instructions Intel64, ces instructions existent à la fois en version scalaire et dans toutes les versions SIMD.
Le problème existe pour les calculs entiers, notamment avec les formats INT8 ou INT16 qui sont utilisés parce qu’ils permettent de réduire la surface de puce et la puissance dissipée. Mais la multiplication de 2 entiers N bits fournit un résultat sur 2N bits et l’accumulation de résultats 2N bits peut nécessiter 4N bits. Sous la bannière « Vector Neural Network Instructions », AVX-512 a vu s’ajouter des nouvelles instructions permettant de réaliser directement des produits INT8 avec accumulation sur 32 bits, selon le schéma de la figure 16, qui présente les versions INT8 (partie gauche) et INT16 (version droite). Chacune de ces instructions nécessitait trois instructions avant leur implémentation. Ces nouvelles instructions ont pour but d’accélérer les calculs en réduisant la consommation avec des formats entiers (comme discuté dans la section 4...
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BIBLIOGRAPHIE
-
(1) - NIELSEN (M.) - Neural Network and Deep Learning, - http://neuralnetworksanddeeplearning.com/
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(2) - TensorFlow - - https://www.tensorflow.org/
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(3) - Caffe - - https://www.tensorflow.org/
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(4) - PyTorch - - https://pytorch.org/
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(5) - COURBARIAUX (M.), HUBARA (I.), SOUDRY (D.), EL-YANIV (R.), BENGIO (Y.) - Binarized Neural Networks: Training Neural Networks with Weights and Activations Constrained to +1 or −1, - https://arxiv.org/abs/1602.02830
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(6) - CHOI (J.), VENKATARAMANI (S.), SRINIVASAN (V.), GOPALAKRISHNAN (K.), WANG (Z.), CHUANG (P.) - Accurate And Efficient 2-Bit Quantized Neural Networks, - Proceedings of the 2nd SysML Conference, Palo Alto, CA, USA (2019), https://mlsys.org/Conferences/2019/doc/2019/168.pdf
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