Bibliographie & annexes
Présentation
En anglais
RÉSUMÉ
Les applications de l’intelligence artificielle, utilisant notamment les réseaux de neurones profonds, ont conduit au développement de supports matériels pour accélérer leur exécution. Après un bref rappel des principes de ces réseaux, notamment les réseaux de neurones convolutionnels, les différents opérateurs nécessitant une accélération sont présentés. Les spécificités permettant l’utilisation d’une précision numérique réduite sont présentées, avec les formats de données correspondant. Les différentes techniques d’accélération sont présentées : ajout d’instructions, développement de composants matériels (opérateurs spécialisés à intégrer dans des systèmes sur puce, processeurs neuronaux) avec des exemples de circuits disponibles chez ARM, Intel, Google, NVidia, Xilinx.
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Deep neural networks, widely used in artificial intelligence applications, have led to the development of hardware supports to accelerate their execution. After a brief review of the fundamentals of these networks, and particularly convolutional neural networks, the different operators which require acceleration are presented. The specificities allowing the use of reduced numerical precision are presented, with the corresponding data formats. The different acceleration techniques are presented: addition of instructions, development of hardware components (specialized operators to be integrated in systems-on-chip, neural processors) with examples of circuits available at ARM, Intel, Google, NVidia, Xilinx.
Auteur(s)
-
Daniel ETIEMBLE : Professeur émérite LRI, Université Paris Saclay
INTRODUCTION
Avec l’importance croissante des applications de l’intelligence artificielle, les réseaux de neurones profonds sont de plus en plus utilisés. Ils ont vu le développement de supports matériels et logiciels significatifs. Les grands opérateurs (Google, Microsoft, etc.) et les fournisseurs de circuits (ARM, Intel, NVidia, Xilinx) ainsi que de très nombreuses petites sociétés ou startups proposent des solutions matérielles pour accélérer l’exécution des applications utilisant des réseaux de neurones profonds. L’objectif de l’article est d’expliciter les caractéristiques de ces solutions matérielles en relation avec les grandes caractéristiques des réseaux de neurones.
Sans prétendre à une présentation théorique ou exhaustive, les principes de base des réseaux de neurones (RN) sont rappelés : structure d’un RN, structure d’un neurone, fonction d’activation ainsi que les deux phases d’utilisation d’un RN (Apprentissage et Inférence). Les réseaux de neurones sont utilisés à plusieurs niveaux : centre de données, serveurs au bord du réseau (edge devices), smartphones et composants de l’Internet des Objets (IoT) avec des contraintes de performance et de consommation énergétique différentes, conduisant à différents supports matériels.
Alors que les flottants 32 bits sont le format numérique de base pour les réseaux de neurones, les contraintes de performance et de consommation ont conduit à l’utilisation de formats entiers 8 bits et 16 bits et de formats flottants réduits (F16, BF16, TF32) qui sont présentés. Les opérateurs spécifiques des réseaux de neurones convolutionnels sont présentés : convolution, pooling, couches complètement connectées (denses).
Des exemples de supports matériels sont présentés : les instructions IA du jeu d’instructions Intel pour le calcul en entier, les cœurs tenseurs de NVidia, les processeurs neuronaux d’ARM (Ethos), d’Intel (Nirvana NPP-T), de Google (TPU) et le système sur puce Xilinx VC 1902.
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MOTS-CLÉS
réseaux de neurones profonds opérateurs matriciels précision numérique processeurs neuronaux accélérateurs pour systèmes sur puce
KEYWORDS
deep neural networks | hardware operators | numerical precision | neuronal processors | acceleration devices for systems-on-chip
DOI (Digital Object Identifier)
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Réseaux de neurones profonds
En anglais
2. Grandes caractéristiques des réseaux de neurones
2.1 Schéma de principe
La figure 2 présente le schéma de principe d’un réseau de neurones. Le réseau est décomposé en couches : une couche d’entrée, une ou plusieurs couches de sortie et un certain nombre de couches intermédiaires, sans liaison avec l’extérieur, appelées couches cachées. Chaque neurone des couches cachées a une structure présentée dans la figure 3. Une combinaison pondérée des différentes entrées (netj) est comparée à un seuil θj pour activer ou non la sortie du neurone. Les fonctions d’activation les plus courantes sont la sigmoïde, la tangente hyperbolique et la fonction ReLU (figure 4). Une étude détaillée de ces fonctions sort du cadre de cet article. On peut cependant constater que la sigmoïde ou la tangente hyperbolique implique des calculs beaucoup plus coûteux que ReLU. Cette dernière fonction sera privilégiée dans le cas des implantations embarquées faible consommation.
HAUT DE PAGE2.2 Apprentissage et inférence
L’utilisation des réseaux de neurones implique deux phases : l’apprentissage et l’inférence
HAUT DE PAGE
L’apprentissage consiste à ajuster la valeur des poids (figure 5) pour faire correspondre une valeur de sortie à un jeu de valeurs d’entrée. Avec un grand nombre de configurations d’entrées, le réseau va « apprendre » en minimisant l’écart entre les sorties obtenues pour chaque configuration d’entrée et la sortie voulue. L’ajustement des poids est un problème d’optimisation, qui est présenté en détail dans le livre « Neural Networks and Deep Learning » disponible en ligne ...
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BIBLIOGRAPHIE
-
(1) - NIELSEN (M.) - Neural Network and Deep Learning, - http://neuralnetworksanddeeplearning.com/
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(2) - TensorFlow - - https://www.tensorflow.org/
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(3) - Caffe - - https://www.tensorflow.org/
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(4) - PyTorch - - https://pytorch.org/
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(5) - COURBARIAUX (M.), HUBARA (I.), SOUDRY (D.), EL-YANIV (R.), BENGIO (Y.) - Binarized Neural Networks: Training Neural Networks with Weights and Activations Constrained to +1 or −1, - https://arxiv.org/abs/1602.02830
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(6) - CHOI (J.), VENKATARAMANI (S.), SRINIVASAN (V.), GOPALAKRISHNAN (K.), WANG (Z.), CHUANG (P.) - Accurate And Efficient 2-Bit Quantized Neural Networks, - Proceedings of the 2nd SysML Conference, Palo Alto, CA, USA (2019), https://mlsys.org/Conferences/2019/doc/2019/168.pdf
- ...
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