Bibliographie & annexes
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RÉSUMÉ
Les applications de l’intelligence artificielle, utilisant notamment les réseaux de neurones profonds, ont conduit au développement de supports matériels pour accélérer leur exécution. Après un bref rappel des principes de ces réseaux, notamment les réseaux de neurones convolutionnels, les différents opérateurs nécessitant une accélération sont présentés. Les spécificités permettant l’utilisation d’une précision numérique réduite sont présentées, avec les formats de données correspondant. Les différentes techniques d’accélération sont présentées : ajout d’instructions, développement de composants matériels (opérateurs spécialisés à intégrer dans des systèmes sur puce, processeurs neuronaux) avec des exemples de circuits disponibles chez ARM, Intel, Google, NVidia, Xilinx.
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Daniel ETIEMBLE : Professeur émérite LRI, Université Paris Saclay
INTRODUCTION
Avec l’importance croissante des applications de l’intelligence artificielle, les réseaux de neurones profonds sont de plus en plus utilisés. Ils ont vu le développement de supports matériels et logiciels significatifs. Les grands opérateurs (Google, Microsoft, etc.) et les fournisseurs de circuits (ARM, Intel, NVidia, Xilinx) ainsi que de très nombreuses petites sociétés ou startups proposent des solutions matérielles pour accélérer l’exécution des applications utilisant des réseaux de neurones profonds. L’objectif de l’article est d’expliciter les caractéristiques de ces solutions matérielles en relation avec les grandes caractéristiques des réseaux de neurones.
Sans prétendre à une présentation théorique ou exhaustive, les principes de base des réseaux de neurones (RN) sont rappelés : structure d’un RN, structure d’un neurone, fonction d’activation ainsi que les deux phases d’utilisation d’un RN (Apprentissage et Inférence). Les réseaux de neurones sont utilisés à plusieurs niveaux : centre de données, serveurs au bord du réseau (edge devices), smartphones et composants de l’Internet des Objets (IoT) avec des contraintes de performance et de consommation énergétique différentes, conduisant à différents supports matériels.
Alors que les flottants 32 bits sont le format numérique de base pour les réseaux de neurones, les contraintes de performance et de consommation ont conduit à l’utilisation de formats entiers 8 bits et 16 bits et de formats flottants réduits (F16, BF16, TF32) qui sont présentés. Les opérateurs spécifiques des réseaux de neurones convolutionnels sont présentés : convolution, pooling, couches complètement connectées (denses).
Des exemples de supports matériels sont présentés : les instructions IA du jeu d’instructions Intel pour le calcul en entier, les cœurs tenseurs de NVidia, les processeurs neuronaux d’ARM (Ethos), d’Intel (Nirvana NPP-T), de Google (TPU) et le système sur puce Xilinx VC 1902.
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MOTS-CLÉS
réseaux de neurones profonds opérateurs matriciels précision numérique processeurs neuronaux accélérateurs pour systèmes sur puce
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Processeurs neuronaux
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7. Opérateurs spécialisés : tenseurs et cœurs tenseurs
Les tenseurs sont des objets mathématiques définis sur un espace à n dimensions :
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un vecteur est un tenseur de dimension 1 ;
-
une matrice est un tenseur de dimension 2 ;
-
etc.
Compte tenu de l’importance des calculs sur de très grosses matrices, des opérateurs spécialisés appelés tenseurs ou cœurs tenseurs ont été introduits dans un certain nombre d’architectures.
7.1 Cœurs tenseurs des GPU NVidia
Les processeurs graphiques (GPU) ont été étudiés dans l’article [H 1 013]. Les cœurs tenseurs NVidia ont été introduits dans certains GPU à partir de 2017. Un cœur tenseur de première génération est un opérateur qui multiplie deux matrices 4*4 F16 et additionne le résultat avec une matrice F16 ou F32 pour obtenir une matrice F32. On a donc une version matricielle (deux dimensions) de l’opération multiplication-addition (MAC) que l’on a trouvé par exemple dans le calcul des convolutions (section 5.1).
La première génération a été introduite dans les architectures Pascal et Volta (figure 17). Ils permettent des opérations matricielles en précision mixte (FP16 et FP32).
La seconde génération introduite dans l’architecture Turing (figure 18) permet des calculs avec les précisions FP16, INT8 et INT4. La figure 18 montre l’augmentation du débit de calcul par rapport...
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BIBLIOGRAPHIE
-
(1) - NIELSEN (M.) - Neural Network and Deep Learning, - http://neuralnetworksanddeeplearning.com/
-
(2) - TensorFlow - - https://www.tensorflow.org/
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(3) - Caffe - - https://www.tensorflow.org/
-
(4) - PyTorch - - https://pytorch.org/
-
(5) - COURBARIAUX (M.), HUBARA (I.), SOUDRY (D.), EL-YANIV (R.), BENGIO (Y.) - Binarized Neural Networks: Training Neural Networks with Weights and Activations Constrained to +1 or −1, - https://arxiv.org/abs/1602.02830
-
(6) - CHOI (J.), VENKATARAMANI (S.), SRINIVASAN (V.), GOPALAKRISHNAN (K.), WANG (Z.), CHUANG (P.) - Accurate And Efficient 2-Bit Quantized Neural Networks, - Proceedings of the 2nd SysML Conference, Palo Alto, CA, USA (2019), https://mlsys.org/Conferences/2019/doc/2019/168.pdf
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