1 - ALGÈBRE DE BOOLE ET FONCTIONS BOOLÉENNES

• 1.1 - Propriétés
• 1.2 - Opérateurs NAND et NOR
  Figure 1 - Opérateurs logiques Figure 2 - Représentation graphique du théorème de Morgan Figure 3 - Aléas liés aux temps de retard dans un inverseur
• 1.3 - Fonctions booléennes
  Figure 4 - Porte logique OU exclusif Figure 5 - OU de ET Figure 6 - OU exclusif résultant de la forme disjonctive Figure 7 - Exemple de transformation de forme OU de ET en forme NAND de NAND

2 - SYNTHÈSE DE FONCTIONS COMBINATOIRES

• 2.1 - Logique « anarchique »
  Figure 8 - Diagramme de Karnaugh pour fonction à deux entrées Figure 9 - Diagramme de Karnaugh pour une fonction à quatre entrées Figure 10 - Afficheur sept segments Figure 11 - Diagramme de Karnaugh avec cas indifférents Figure 12 - Schémas logiques des multiplexeurs deux et quatre entrées
• 2.2 - Logique avec des opérateurs élémentaires
  Figure 13 - OU exclusif implanté avec un multiplexeur Figure 14 - Implémentation de f (e 2 , e 1 , e 0 ) = m (3, 5, 6) Figure 15 - Démultiplexeurs à deux et quatre sorties Figure 16 - Schéma fonctionnel du décodeur Figure 17 - Réalisation du décodeur deux entrées quatre sorties avec des portes logiques
• 2.3 - Logique « structurée »
  Figure 18 - Implémentation d’un LUT à trois entrées
• 2.4 - Logique en tranches

3 - OPÉRATEURS ARITHMÉTIQUES

• 3.1 - Additionneurs
  Figure 19 - Additionneur 1 bit Figure 20 - Réalisation de l’additionneur 1 bit avec des portes NAND Figure 21 - Additionneur 1 bit avec des portes NAND et OU exclusif Figure 22 - Réalisation optimale du OU exclusif avec des portes NAND Figure 23 - Implémentation de l’additionneur 1 bit avec portes complexes Figure 24 - Additionneur à propagation de retenue Figure 25 - Circuit d’anticipation de retenue Figure 26 - Principe de l’additionneur à sélection de retenue
• 3.2 - Unité arithmétique et logique
  Figure 27 - Structure d’une UAL Figure 28 - Générateur de et Figure 29 - Sortie s i Figure 30 - Retenu r 0
• 3.3 - Multiplieurs
  Figure 31 - Multiplication de deux nombres non signés de huit bits Figure 32 - Additionneur 1 bit utilisé dans le multiplieur combinatoire Figure 33 - Multiplieur combinatoire 8 × 8 (version triviale) Figure 34 - Additionneur à conservation de retenue Figure 35 - Multiplication non signée 8 bits × 8 bits par la méthode de Wallace Figure 36 - Format flottant double précision