Présentation
Auteur(s)
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Régis LEVEUGLE : Ingénieur de l’École nationale supérieure d’électronique et de radioélectricité de Grenoble - (ENSERG) - Professeur à l’Institut national polytechnique de Grenoble (INPG) - Laboratoire des techniques de l’informatique et de la microélectronique pour l’architecture - d’ordinateurs (TIMA)
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Lire l’articleINTRODUCTION
Lans la première partie intitulée « Test des circuits intégrés numériques – Notions de base. Génération de vecteurs » Test des circuits intégrés numériques- Notions de base. Génération de vecteurs, les principaux concepts du domaine ont été introduits. Cette deuxième partie présente plus en détail différentes techniques pouvant être mises en œuvre, pendant la conception d’un circuit, pour faciliter son test en fin de fabrication ou dans l’équipement. Quelques techniques de base employées pour réaliser un test pendant l’exécution de l’application sont également introduites.
Cet article constitue la deuxième partie d’un ensemble consacré aux tests des circuits intégrés numériques :
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Test des circuits intégrés numériques – Notions de base. Génération de vecteurs ;
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Test des circuits intégrés numériques – Conception orientée testabilité [E 2 461] ;
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Test des circuits intégrés numériques – Pour en savoir plus [Doc. E 2 462].
Nous rappelons au lecteur qu’un glossaire des termes utilisés dans l’article est présenté dans la première partie de l’article ([E 2 460], encadré 1).
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VERSIONS
- Version courante de mai 2022 par Mounir BENABDENBI, Régis LEVEUGLE
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Outils CAO4. Techniques de conception pour augmenter la testabilité en ligne
Avec l’augmentation de la probabilité des fautes transitoires (cf. [E 2 460], § 2.3.4), les techniques de conception permettant d’implanter un test en ligne voient leurs domaines d’application se multiplier. De nombreuses approches sont proposées pour détecter différents types de fautes, avec des compromis variés entre taux de couverture, augmentation de surface et pénalités temporelles. Cette diversité est illustrée par exemple dans [4]. L’objectif de ce paragraphe n’est donc pas de détailler toutes ces approches, mais d’en présenter les principes de base.
Par ailleurs, nous ne parlerons pas des approches utilisées pour la détection de fautes catastrophiques (chiens de garde ou watchdog timer) ni des approches permettant de tolérer la présence de fautes.
4.1 Circuits autocontrôlables
Une approche ayant été beaucoup étudiée consiste à utiliser des codes détecteurs d’erreur pour protéger toutes les informations transitant dans le circuit ou le bloc à tester. Le principe de base est illustré par la figure 16. Le bloc reçoit des entrées codées et génère des sorties codées (pas nécessairement dans le même code). Ces sorties codées sont transmises aux blocs suivants, éventuellement par l’intermédiaire d’un bloc de transcodage. Les sorties codées sont de plus vérifiées par un bloc supplémentaire, s’assurant que la réponse du bloc sous test est bien un mot du code de sortie. Si ce n’est pas le cas, un signal d’erreur est émis.
Le bloc de vérification (ou checker) doit lui-même avoir certaines propriétés, permettant d’assurer que le signal d’erreur n’est pas faussé ; ce signal d’erreur est donc en général lui aussi codé.
Le bloc sous test et le bloc de vérification sont tous deux conçus pour assurer qu’un certain ensemble de fautes est détecté. La structure des deux blocs (et donc aussi les pénalités en surface et en vitesse) dépend donc du modèle de fautes choisi et du niveau de sûreté requis par l’application.
Les principales propriétés qui peuvent être obtenues sont :
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bloc « sûr...
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