Présentation
Auteur(s)
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Régis LEVEUGLE : Ingénieur de l’École nationale supérieure d’électronique et de radioélectricité de Grenoble - (ENSERG) - Professeur à l’Institut national polytechnique de Grenoble (INPG) - Laboratoire des techniques de l’informatique et de la microélectronique pour l’architecture - d’ordinateurs (TIMA)
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Lans la première partie intitulée « Test des circuits intégrés numériques – Notions de base. Génération de vecteurs » Test des circuits intégrés numériques- Notions de base. Génération de vecteurs, les principaux concepts du domaine ont été introduits. Cette deuxième partie présente plus en détail différentes techniques pouvant être mises en œuvre, pendant la conception d’un circuit, pour faciliter son test en fin de fabrication ou dans l’équipement. Quelques techniques de base employées pour réaliser un test pendant l’exécution de l’application sont également introduites.
Cet article constitue la deuxième partie d’un ensemble consacré aux tests des circuits intégrés numériques :
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Test des circuits intégrés numériques – Notions de base. Génération de vecteurs ;
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Test des circuits intégrés numériques – Conception orientée testabilité [E 2 461] ;
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Test des circuits intégrés numériques – Pour en savoir plus [Doc. E 2 462].
Nous rappelons au lecteur qu’un glossaire des termes utilisés dans l’article est présenté dans la première partie de l’article ([E 2 460], encadré 1).
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VERSIONS
- Version courante de mai 2022 par Mounir BENABDENBI, Régis LEVEUGLE
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Vers le test des SoC2. Norme IEEE 1149.1 « boundary scan »
Différence majeure avec ce qui précède 5, les dispositifs de la norme IEEE 1149.1 ne sont pas destinés en priorité au test du circuit lui-même, mais au support de la testabilité des cartes et des équipements. Cette utilisation hiérarchique dans un produit ne sera pas détaillée ici ; on présentera les concepts de base de l’approche et les principaux éléments à intégrer dans un circuit pour qu’il soit compatible avec cette norme. Pour plus de détails, la référence reste le document officiel IEEE standard test access port and boundary-scan architecture (cf. Pour en savoir plus .
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La norme votée en 1990 à l’issue des travaux du groupe IEEE 1149.1 a fait suite aux propositions d’un premier groupe de travail nommé « Joint test action group » (JTAG), ce qui explique qu’il soit assez souvent fait référence, de façon abusive, à la « norme JTAG ».
Ces groupes de travail ont été constitués pour faire face à la complexité croissante du test des cartes électroniques, liée à l’augmentation de densité résultant de l’évolution des techniques d’interconnexion et d’encapsulation (nombre de couches élevé, montage en surface, circuits hybrides et MCM – multi chip module –, etc.). Cette évolution ne permettait plus un test efficace par des moyens traditionnels (de type « planche à clou »), d’où l’idée d’adapter aux cartes et aux équipements les méthodes mises en œuvre pour le test des circuits intégrés.
L’autre objectif, en normalisant cette approche, était de réduire les coûts en rendant possible le test unifié d’un système comportant des cartes et des composants d’origines diverses. Une approche de test sériel a été retenue afin de minimiser le nombre des broches utilisées pour le test.
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L’architecture « boundary scan » permet de tester sans contact les différents circuits...
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