1 - PROBLÉMATIQUE DE SÉCURITÉ DES DONNÉES ET DES SYSTÈMES EMBARQUÉS

2 - ATTAQUES DU LOGICIEL AU SYSTÈME

• 2.1 - Codes malveillants
• 2.2 - Attaques au niveau système

  • Quiz d'entraînement
  Figure 1 - Architecture mémoire classique (partielle et simplifiée) d’un MPSoC à trois niveaux de cache L1, L2 et L3 Figure 2 - Illustration de l’attaque par analyse du temps d’accès à une donnée spécifique

3 - ATTAQUES PHYSIQUES

• 3.1 - Taxonomie des attaques physiques
  Figure 3 - Classification des attaques physiques Figure 4 - Illustration de la différence entre une attaque par analyse d’un canal auxiliaire (a) et une communication par canal caché (b) dans un système-sur-puce Figure 5 - Principe du chiffrement AES 128 bits
• 3.2 - Rétroconception et sondage
  Figure 6 - Puce mise à nue après avoir retiré le boîtier du circuit intégré et après polissage Figure 7 - Images issues de trois techniques classiquement utilisées lors de la rétroconception de circuits intégrés [2] Figure 8 - Principales étapes de réalisation d’une sonde à l’aide d’un FIB pour accéder à une métallisation enfouie [3]
• 3.3 - Injection de fautes
  Figure 9 - Principe d’une attaque par injection de fautes Figure 10 - Marquage des zones sensibles à l’injection laser et coloration de l’effet : bleu pour un collage à « 0 » et orange pour un collage à « 1 » [5] Figure 11 - Illustration de l’attaque en réduction de rounds par injection de fautes dans le chemin de données d’une implantation matérielle séquentielle de l’algorithme de chiffrement AES Figure 12 - Illustration de l’attaque d’une implantation matérielle complètement déroulée de l’algorithme de chiffrement AES Figure 13 - (a) Vue schématique d’un banc d’injection laser à deux spots (DLMS) et (b) image des deux spots sur une puce électronique
• 3.4 - Analyse des canaux auxiliaires

  • Quiz d'entraînement
  Figure 14 - Principe d’une attaque par analyse d’un canal auxiliaire Figure 15 - Illustration de l’attaque par simple analyse de la consommation de puissance de l’algorithme d’exponentiation modulaire binaire basée sur la lecture directe de la clé à l’écran de l’oscilloscope Figure 16 - Schéma simplifié d’un inverseur CMOS et de son comportement en commutation Figure 17 - Principe de l’attaque DPA proposée par Paul Kocher en 1999 Figure 18 - Principe de l’attaque par corrélation (CPA) Figure 19 - Un banc d’analyse électromagnétique et deux illustrations de son utilisation

4 - ATTAQUES LOGICIELLES ET PHYSIQUES COUPLÉES

• 4.1 - Couplage des attaques logicielles et physiques
• 4.2 - Nécessité d’une défense en profondeur

5 - ENVIRONNEMENT D’EXÉCUTION DE CONFIANCE

• 5.1 - TEE
• 5.2 - Architectures support de la TEE

  • Quiz d'entraînement
  Figure 20 - Trois réalisations matérielles possibles d’une TEE pour un système embarqué

6 - ARCHITECTURES DE SYSTÈMES SÉCURISÉS PROGRAMMABLES ET RECONFIGURABLES

• 6.1 - Architectures sécurisées de systèmes programmables
• 6.2 - FPGA sécurisés
  Figure 21 - Processus de configuration sans et avec chiffrement (ici chiffrement symétrique AES) proposés par les principaux fabricants de FPGA SRAM et FLASH (AMD, Intel et Microsemi)

7 - CONTREMESURES AUX ATTAQUES PHYSIQUES SUR CANAUX AUXILIAIRES (EN ANALYSE OU PAR INJECTION DE FAUTES)

• 7.1 - Contremesures au niveau application et algorithme
  Figure 23 - Round du chiffrement AES en version normale non masquée (à gauche) et en version masquée (à droite)
• 7.2 - Contremesures au niveau système
  Figure 24 - Architecture d’un round AES associé à un générateur de perturbation (de la consommation de puissance) corrélée résistant à l’attaque DPA de premier ordre Figure 25 - Architecture générale d’un système à contreréaction pour le lissage de la consommation de puissance d’un circuit sensible
• 7.3 - Contremesures au niveau architecture
• 7.4 - Contremesures au niveau logique
  Figure 26 - Illustration du comportement d’une porte logique double-rail avec précharge pour laquelle à chaque période du cycle précharge-évaluation il apparaît en sortie (signaux W et /W) une transition d’un signal de 0 à 1 et une transition d’un signal de 1 à 0 Figure 27 - Porte ET double-rail avec précharge en technologie WDDL Figure 28 - Porte ET double-rail avec précharge en technologie TPDL Figure 29 - Schéma niveau transistors MOS d’une porte majoritaire à trois entrées … Tableau 1 - Table de vérité d’une porte majoritaire à trois entrées
• 7.5 - Contremesures au niveau physique

  • Quiz d'entraînement

8 - CONCLUSION

9 - GLOSSAIRE

TEST DE VALIDATION