Bibliographie & annexes
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RÉSUMÉ
Entre le ou les processeurs d'un ordinateur et les organes de stockage existe une hiérarchie de mémoires, dont les temps d'accès augmentent et les débits diminuent lorsqu'on s'éloigne des processeurs. Cet article décrit les principes et le fonctionnement de cette hiérarchie comprise entre un processeur et la mémoire principale, pour les architectures monoprocesseurs et les architectures parallèles multiprocesseurs et multicoeurs. Après avoir introduit les principes de base et les techniques d'amélioration des performances, les protocoles de cohérence sont introduits ainsi que les relations entre les caches et l'autre partie de la hiérarchie, entre la mémoire principale et les mémoires secondaires. Les principales optimisations logicielles tenant compte des propriétés des caches sont également introduites.
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Lire l’articleAuteur(s)
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Daniel ETIEMBLE : Ingénieur INSA Lyon - Professeur à l'université Paris Sud
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François ANCEAU : Ingénieur INPG Grenoble - Professeur émérite au CNAM
INTRODUCTION
L'objectif de ce dossier est l'étude de la hiérarchie de mémoires caches situées entre le ou les processeurs d'un ordinateur et la mémoire principale. Il existe une différence de performance énorme entre les vitesses de fonctionnement d'un processeur et, plus généralement, les temps d'accès et les débits de transferts entre éléments de mémorisation situés sur une puce électronique et les temps d'accès et débits entre puces différentes. Entre un processeur et sa mémoire principale, il existe une hiérarchie de caches, certains sur la puce du processeur, et d'autres sur des puces externes, qui jouent le rôle d'adaptateurs de débit et de temps d'accès car les débits diminuent et les temps d'accès augmentent lorsque l'on s'éloigne du processeur. L'autre partie de la hiérarchie mémoire, située entre la mémoire principale et les disques et autres unités de stockage, fait l'objet d'un autre dossier.
Ce dossier présente les principes de fonctionnement des caches et les techniques matérielles permettant d'améliorer les performances, que ce soit pour des systèmes bas de gamme monoprocesseur, des systèmes avec processeur exécutant plusieurs instructions par cycle ou des systèmes parallèles utilisant des processeurs multicœurs ou des clusters de multicœurs. Les différentes techniques permettant d'assurer la cohérence des caches sont notamment présentées, des protocoles centralisés ou décentralisés de base aux protocoles pour architectures hiérarchiques.
Les techniques pour limiter l'impact des caches et les relations entre le fonctionnement des caches et les mémoires secondaires, notamment les traductions d'adresse liées à la mémoire virtuelle, sont également abordées.
Si le dossier se focalise essentiellement sur les techniques matérielles d'implantation de la hiérarchie de caches, l'impact des caches sur les temps d'exécution des programmes est souligné via la présentation des techniques d'optimisation logicielles classiques prenant en compte l'existence des caches.
L'expertise technique et scientifique de référence
MOTS-CLÉS
fonctionnement des caches cohérence des caches Caches multiprocesseurs et multicoeurs Optimisations logicielles
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Remarques pour conclure
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6. Caches et programmes utilisateur
La structure et l'organisation matérielle des caches internes aux processeurs relèvent des concepteurs de ces processeurs. Ce n'est que marginalement, et pour des processeurs configurables ou intégrés dans des FPGA (Field Programmable Gate Array) que le concepteur d'un système matériel peut, de manière limitée, définir les caractéristiques des caches utilisés.
La partie de la hiérarchie mémoire constituée des niveaux de cache et de la mémoire principale étant gérée par le matériel, la hiérarchie de caches est « transparente » à l'utilisateur et il peut l'ignorer : quelle que soit la manière dont il écrit un programme dans un langage de haut niveau, si le programme écrit est correct, après compilation, il s'exécute correctement. Dès que l'on aborde les problèmes de temps d'exécution, la situation est complètement différente. Un programme écrit dans un langage de haut niveau peut avoir des temps d'exécution très différents selon le choix de la structure de données, selon l'ordre des boucles dans les nids de boucles… Un compilateur peut réaliser un certain nombre d'optimisations en prenant en compte l'existence de la hiérarchie de caches. Mais un développeur ne peut ignorer l'impact des caches sur les performances s'il veut réellement tirer partie des ressources matérielles des ordinateurs, des monoprocesseurs aux clusters de multiprocesseurs multicœurs les plus récents. Dans cette partie, c'est sur les optimisations logicielles classiques prenant en compte les caches que nous insistons.
6.1 Caches et accès aux tableaux
6.1.1 Tableaux à une dimension
Soit un vecteur X [N] de flottants en simple précision, et un cache ayant des lignes de 32 octets, soit 8 flottants. On veut exécuter le programme C suivant, dans lequel on suppose que la variable S est dans un registre du processeur.
for (i=0; i<N; i++)
S+=X[i];
Si l'on suppose que X [0] est le premier élément d'une ligne de cache, le premier accès provoque un défaut de cache, et les 7 accès suivants un succès. Si de plus, N est un multiple de 8, alors les défauts de démarrage produisent N/8 défauts de...
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BIBLIOGRAPHIE
-
(1) - HEWLETT PACKARD - Memory technology evolution : an overview of system memory technologies. - Technology brief, 9th edition (2010).
-
(2) - HENNESSY (J.-L.), PATTERSON (D.) - Architecture des ordinateurs – Une approche quantitative. - Vuibert Informatique (2003).
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(3) - SICOLO (J.E.) - A multiported nonblocking cache for a superscalar uniprocessor. - MS Thesis, University of Illinois at Urbana Champaign (1992) http://impact.crhc.illinois.edu/ftp/report/ms-thesis-jim-sicolo.pdf.
-
(4) - ROTENBERG (E.), BENNETT (S.), SMITH (J.E.) - Trace cache : a low latency approach to high bandwidth instruction fetching. - In Proceedings of the 29th International Symposium on Microarchitecture, p. 24-34, déc. 1996.
-
(5) - KIN (J.), GUPTA (M.), MANGIONE-SMITH (W.H.) - The filter cache : an energy efficient memory structure. - In Proc. 43rd Hawaii International Conference on System Sciences (HICSS), p. 1-8, janv. 2010.
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