Bibliographie & annexes
Présentation
En anglais
RÉSUMÉ
Entre le ou les processeurs d'un ordinateur et les organes de stockage existe une hiérarchie de mémoires, dont les temps d'accès augmentent et les débits diminuent lorsqu'on s'éloigne des processeurs. Cet article décrit les principes et le fonctionnement de cette hiérarchie comprise entre un processeur et la mémoire principale, pour les architectures monoprocesseurs et les architectures parallèles multiprocesseurs et multicoeurs. Après avoir introduit les principes de base et les techniques d'amélioration des performances, les protocoles de cohérence sont introduits ainsi que les relations entre les caches et l'autre partie de la hiérarchie, entre la mémoire principale et les mémoires secondaires. Les principales optimisations logicielles tenant compte des propriétés des caches sont également introduites.
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A huge difference exists between the CPU speed and the access times and bandwidths of the different types of memories that are used in computer systems. Access times increase and bandwidths decrease as one moves away from the CPU. This article describes the principles and the functioning of the cache hierarchies that are located between the CPU and the main memory, both for single processor computers and multiprocessor and multicore ones. Basic features and techniques to improve cache performance are introduced. Different cache coherency protocols are presented. The interactions between caches and secondary memories such as disks and storage units are described. Finally, the main software optimizations for cache hierarchies are mentioned.
Auteur(s)
-
Daniel ETIEMBLE : Ingénieur INSA Lyon - Professeur à l'université Paris Sud
-
François ANCEAU : Ingénieur INPG Grenoble - Professeur émérite au CNAM
INTRODUCTION
L'objectif de ce dossier est l'étude de la hiérarchie de mémoires caches situées entre le ou les processeurs d'un ordinateur et la mémoire principale. Il existe une différence de performance énorme entre les vitesses de fonctionnement d'un processeur et, plus généralement, les temps d'accès et les débits de transferts entre éléments de mémorisation situés sur une puce électronique et les temps d'accès et débits entre puces différentes. Entre un processeur et sa mémoire principale, il existe une hiérarchie de caches, certains sur la puce du processeur, et d'autres sur des puces externes, qui jouent le rôle d'adaptateurs de débit et de temps d'accès car les débits diminuent et les temps d'accès augmentent lorsque l'on s'éloigne du processeur. L'autre partie de la hiérarchie mémoire, située entre la mémoire principale et les disques et autres unités de stockage, fait l'objet d'un autre dossier.
Ce dossier présente les principes de fonctionnement des caches et les techniques matérielles permettant d'améliorer les performances, que ce soit pour des systèmes bas de gamme monoprocesseur, des systèmes avec processeur exécutant plusieurs instructions par cycle ou des systèmes parallèles utilisant des processeurs multicœurs ou des clusters de multicœurs. Les différentes techniques permettant d'assurer la cohérence des caches sont notamment présentées, des protocoles centralisés ou décentralisés de base aux protocoles pour architectures hiérarchiques.
Les techniques pour limiter l'impact des caches et les relations entre le fonctionnement des caches et les mémoires secondaires, notamment les traductions d'adresse liées à la mémoire virtuelle, sont également abordées.
Si le dossier se focalise essentiellement sur les techniques matérielles d'implantation de la hiérarchie de caches, l'impact des caches sur les temps d'exécution des programmes est souligné via la présentation des techniques d'optimisation logicielles classiques prenant en compte l'existence des caches.
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MOTS-CLÉS
fonctionnement des caches cohérence des caches Caches multiprocesseurs et multicoeurs Optimisations logicielles
KEYWORDS
cache feature | cache coherency | multiprocessor and multicore caches | software optimizations
DOI (Digital Object Identifier)
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Caches et programmes utilisateur
En anglais
5. Caches et mémoires secondaires
La partie de la hiérarchie mémoire entre la mémoire principale et les mémoires secondaires ne relève pas de ce dossier. Il y a cependant deux types de caches concernant ce niveau de la hiérarchie mémoire que nous présentons ici.
5.1 Mémoire virtuelle et TLB
La mémoire virtuelle consiste à considérer l'ensemble de la mémoire disponible (mémoire principale et mémoires secondaires) comme une seule mémoire accessible via une adresse appelée virtuelle ou logique qui est l'adresse utilisée par le processeur.
Comme le processeur ne peut effectivement accéder directement, ou plus exactement, via la hiérarchie de caches qu'à la mémoire principale, le mécanisme de mémoire virtuelle doit distinguer entre les accès à la mémoire principale lorsque les instructions ou données sont dans celle-ci et les accès aux mémoires secondaires, qui nécessitent préalablement des transferts entre mémoire principale et mémoires secondaires. L'unité de transfert est appelé page, la taille la plus couramment utilisée étant 4 Ko. Les accès à la mémoire principale se font via une adresse physique. Un aspect essentiel de la mémoire virtuelle est la traduction des adresses virtuelles en adresses physiques dans le cas où les données accédées sont en mémoire physique. Il est illustré par la figure 37. Le mécanisme général de traduction est complexe et est détaillé dans le dossier sur les mémoires virtuelles. Comme les adresses dans les pages sont les mêmes pour les pages virtuelles et les pages physiques, le mécanisme de traduction n'est nécessaire que lorsque l'on change de page. De plus, il est possible de mémoriser dans une mémoire cache particulière les dernières traductions. Ce cache particulier est appelé TLB (Translation Look-ahead Buffer). Il contient un nombre limité d'entrées (de l'ordre de 64) et utilise généralement l'associativité totale avec remplacement par LRU. Le format des entrées d'un TLB est donné sur la figure 38 :
-
valide indique si la page physique est présente ;
-
modifié si elle a été modifiée en écriture ;
-
référence sert pour calculer le LRU (Least...
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Caches et mémoires secondaires
BIBLIOGRAPHIE
-
(1) - HEWLETT PACKARD - Memory technology evolution : an overview of system memory technologies. - Technology brief, 9th edition (2010).
-
(2) - HENNESSY (J.-L.), PATTERSON (D.) - Architecture des ordinateurs – Une approche quantitative. - Vuibert Informatique (2003).
-
(3) - SICOLO (J.E.) - A multiported nonblocking cache for a superscalar uniprocessor. - MS Thesis, University of Illinois at Urbana Champaign (1992) http://impact.crhc.illinois.edu/ftp/report/ms-thesis-jim-sicolo.pdf.
-
(4) - ROTENBERG (E.), BENNETT (S.), SMITH (J.E.) - Trace cache : a low latency approach to high bandwidth instruction fetching. - In Proceedings of the 29th International Symposium on Microarchitecture, p. 24-34, déc. 1996.
-
(5) - KIN (J.), GUPTA (M.), MANGIONE-SMITH (W.H.) - The filter cache : an energy efficient memory structure. - In Proc. 43rd Hawaii International Conference on System Sciences (HICSS), p. 1-8, janv. 2010.
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