Bibliographie & annexes
Présentation
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RÉSUMÉ
Le procédé de câblage filaire « wire bonding » (face en haut), resté longtemps la technique de référence dans le packaging des puces électroniques, ne peut pas satisfaire les contraintes actuelles des dispositifs électroniques. Les composants possèdent maintenant, de par leur faible taille, des pas d’interconnexion très réduits, et des performances qui réclament une distribution électrique sans faille. Le procédé « flip chip » (face en bas) permet un packaging, de petites dimensions, mais à haute densité d’interconnexions, avec de nombreuses entrées/sorties, des connexions plus courtes, et une faible inductance.
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Gilles POUPON : Responsable Programme « packaging et interconnexions » CEA (Grenoble) - LETI
INTRODUCTION
Historiquement, les technologies de packaging des puces de microélectronique pouvaient prendre en compte un montage par la face arrière des puces sur le circuit, pour la simple raison que les performances des dispositifs électroniques n’étaient pas substantiellement remises en cause par leur packaging ou leur assemblage sur carte. Pendant de nombreuses années, la technique de référence dans ce domaine a été le câblage filaire (« wire bonding ») où chaque plot de la puce est relié individuellement au circuit. Même si ce procédé est toujours le plus employé (en particulier dans le secteur industriel), compte tenu de l’évolution des performances des composants, les dispositifs électroniques très sophistiqués ne peuvent pas seulement se satisfaire de connexions « périmétriques » possibles par cette technique. Par exemple, aujourd’hui les applications mobiles sont fortement affectées par la diminution de la taille et du poids (donc des composants de plus en plus petits et ayant un pas d’interconnexion réduit) et par une demande de très hautes performances ne pouvant pas être pénalisées par des retards dans la propagation du signal électrique ou par des contraintes de distribution de la puissance électrique (fréquences de plus en plus élevées). Par rapport à la technique de wire bonding (technologie « face en haut »), il a fallu donc imaginer une technologie permettant d’augmenter très sensiblement le nombre d’interconnexions électriques (intégration surfacique). Pour cela, la technologie « flip chip » (face en bas) permet d’obtenir un packaging à haute densité d’interconnexions (nombreuses entrées/sorties électriques), hautement performant (connexions plus courtes, faible inductance et faible bruit), de diminuer la taille des composants et la taille du packaging. Les traitements de surface intervenant dans ce procédé sont nombreux et les couches d’interconnexion sont également variées. C’est pourquoi nous avons souhaité présenter dans ce dossier les dernières évolutions dans ce domaine.
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Réalisation des microbilles fusibles de soudure
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3. Under Bump Metallurgy (UBM)
3.1 Nature des couches
Le principal rôle de l’UBM est d’assurer la compatibilité entre la métallisation de la puce et celle de la carte. Sa nature varie en fonction de l’alliage eutectique assurant la connexion électrique ; l’UBM détermine la région de la métallurgie de finition mouillée par la soudure à la surface de la puce. Très souvent, la couche de finition des plots de connexion des puces est en aluminium, mais on trouve également de l’or (principalement pour des puces en AsGa) et du cuivre (car il améliore les performances électriques).
L’UBM contribue également à protéger la métallisation de la puce de la corrosion provoquée par la diffusion de contaminants ioniques provenant de l’environnement (voire de l’encapsulant).
Il comporte :
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une couche d’adhérence couvrant la métallisation de la puce : elle permet de renforcer l’interface entre le plot de la puce, sa métallisation, la passivation de la puce et toutes les couches passivantes. Bien entendu, le choix du matériau est très important. Les couches les plus employées sont à base de chrome, de titane, de nickel ou de tungstène ;
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une couche barrière : son rôle est d’empêcher la diffusion de métaux ou d’espèces ioniques dans la puce. Les couches les plus employées sont à base de chrome, tungstène, titane, nickel ou des alliages (TiW, CrCu) ;
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une couche de mouillage : cette couche est consommée lors de la fusion de l’alliage de brasage. Elle permet à la puce d’être convenablement positionnée (on obtient par ce phénomène des positionnements submicroniques). En se consommant, elle réagit avec l’alliage et des composés intermétalliques sont formés. Par exemple, pour un alliage eutectique d’étain-plomb, l’étain mouille et diffuse dans une couche de mouillage en cuivre et forme des composés Cu6Sn5 et Cu3Sn ;
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une barrière antioxydante : cette couche est optionnelle. Elle est généralement constituée d’un film très mince d’or.
Le tableau 2 présente, pour les différents procédés, la fonction et la nature de chacune des couches des UBM.
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Under Bump Metallurgy (UBM)
BIBLIOGRAPHIE
-
(1) - TUMMALA (R.) - Fundamentals of microsystems packaging. - McGraw Hill, chap. 9 – Fundamentals of IC assembly (2001).
-
(2) - BLACKWELL (G.) - The electronic packaging Handbook. - CRC Press, chap. 4, Direct Chip Attach (1999).
-
(3) - * - The Nordic electronics packaging Guideline, chap. B1 (1999).
-
(4) - LAU (J.) - Low cost flip chip technologies for DCA. WLCSP and PBGA assemblies. - McGraw Hill, chap. 2 : Chip level interconnects (2000).
-
(5) - TSCHAN (T.) - An Overview of Flip Chip Technology. - Chip Scale Review, p. 29, mai-juin 2001.
-
(6) - RINNE (G.) - Solder bumping methods for flip chip packaging. - Proceeding Conference ECTC, p. 240 (1997).
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