Bibliographie & annexes
Présentation
En anglais
RÉSUMÉ
Le procédé de câblage filaire « wire bonding » (face en haut), resté longtemps la technique de référence dans le packaging des puces électroniques, ne peut pas satisfaire les contraintes actuelles des dispositifs électroniques. Les composants possèdent maintenant, de par leur faible taille, des pas d’interconnexion très réduits, et des performances qui réclament une distribution électrique sans faille. Le procédé « flip chip » (face en bas) permet un packaging, de petites dimensions, mais à haute densité d’interconnexions, avec de nombreuses entrées/sorties, des connexions plus courtes, et une faible inductance.
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Auteur(s)
-
Gilles POUPON : Responsable Programme « packaging et interconnexions » CEA (Grenoble) - LETI
INTRODUCTION
Historiquement, les technologies de packaging des puces de microélectronique pouvaient prendre en compte un montage par la face arrière des puces sur le circuit, pour la simple raison que les performances des dispositifs électroniques n’étaient pas substantiellement remises en cause par leur packaging ou leur assemblage sur carte. Pendant de nombreuses années, la technique de référence dans ce domaine a été le câblage filaire (« wire bonding ») où chaque plot de la puce est relié individuellement au circuit. Même si ce procédé est toujours le plus employé (en particulier dans le secteur industriel), compte tenu de l’évolution des performances des composants, les dispositifs électroniques très sophistiqués ne peuvent pas seulement se satisfaire de connexions « périmétriques » possibles par cette technique. Par exemple, aujourd’hui les applications mobiles sont fortement affectées par la diminution de la taille et du poids (donc des composants de plus en plus petits et ayant un pas d’interconnexion réduit) et par une demande de très hautes performances ne pouvant pas être pénalisées par des retards dans la propagation du signal électrique ou par des contraintes de distribution de la puissance électrique (fréquences de plus en plus élevées). Par rapport à la technique de wire bonding (technologie « face en haut »), il a fallu donc imaginer une technologie permettant d’augmenter très sensiblement le nombre d’interconnexions électriques (intégration surfacique). Pour cela, la technologie « flip chip » (face en bas) permet d’obtenir un packaging à haute densité d’interconnexions (nombreuses entrées/sorties électriques), hautement performant (connexions plus courtes, faible inductance et faible bruit), de diminuer la taille des composants et la taille du packaging. Les traitements de surface intervenant dans ce procédé sont nombreux et les couches d’interconnexion sont également variées. C’est pourquoi nous avons souhaité présenter dans ce dossier les dernières évolutions dans ce domaine.
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Principes de base
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5. Choix du procédé d’élaboration
Outre la nature de l’alliage à réaliser, le choix du procédé d’élaboration du matériau est également conditionné par la taille des microbilles et le pas des futures interconnexions (probablement les facteurs les plus importants). En effet, selon que l’on veuille assembler un processeur ou un détecteur d’images (plusieurs centaines d’interconnexions, quelques millimètres de côté et faible pas d’interconnexion) ou un boîtier BGA (quelques entrées/sorties au pas de plusieurs centaines de micromètres), le mode d’élaboration du matériau différera (figure 14).
Pour la plupart, ces procédés sont « wafer level », ils permettent donc la réalisation simultanée de plusieurs milliers de connexions électriques sur les substrats. Selon les cas, il pourra être plus avantageux de choisir un procédé collectif (wafer level ) ou individuel (chip level ).
Enfin, des critères plus généraux permettent d’évaluer les avantages et inconvénients des principaux mode d’élaboration des microbilles (tableau 9).
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BIBLIOGRAPHIE
-
(1) - TUMMALA (R.) - Fundamentals of microsystems packaging. - McGraw Hill, chap. 9 – Fundamentals of IC assembly (2001).
-
(2) - BLACKWELL (G.) - The electronic packaging Handbook. - CRC Press, chap. 4, Direct Chip Attach (1999).
-
(3) - * - The Nordic electronics packaging Guideline, chap. B1 (1999).
-
(4) - LAU (J.) - Low cost flip chip technologies for DCA. WLCSP and PBGA assemblies. - McGraw Hill, chap. 2 : Chip level interconnects (2000).
-
(5) - TSCHAN (T.) - An Overview of Flip Chip Technology. - Chip Scale Review, p. 29, mai-juin 2001.
-
(6) - RINNE (G.) - Solder bumping methods for flip chip packaging. - Proceeding Conference ECTC, p. 240 (1997).
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