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RÉSUMÉ
Le test des circuits intégrés numériques consiste à détecter en production tous les défauts qui peuvent apparaître pendant ou après la fabrication. Pour y parvenir, il faut s’assurer très tôt, dès la phase de conception, que le circuit possède les caractéristiques requises. Cet article définit les critères de testabilité d’un circuit et expose les différentes techniques de conception en vue du test qui sont mises en œuvre dans l’industrie pour atteindre ces critères. Les techniques et les méthodes décrites s’adressent à tous les niveaux hiérarchiques, du bloc élémentaire au système sur puce en trois dimensions, jusqu'au test des systèmes sur carte.
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Mounir BENABDENBI : Maître de Conférence à l’Institut Polytechnique de Grenoble (Grenoble INP) - Laboratoire des Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (TIMA), Grenoble, France
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Régis LEVEUGLE : Professeur à l’Institut Polytechnique de Grenoble (Grenoble INP) - Laboratoire des Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (TIMA), Grenoble, France
INTRODUCTION
L’article [E 2 460] intitulé « Test des circuits intégrés numériques – Notions de base et évolutions » introduit les principaux concepts du domaine. Cet article constitue la deuxième partie d'un ensemble consacré aux tests des circuits intégrés numériques, il s’intéresse à la phase de conception du circuit intégré, étape dans laquelle il est désormais primordial de prendre en compte sa testabilité en production. Ainsi, grâce à l’utilisation de ces techniques de conception, si un défaut apparaît à la fabrication, il peut être détecté au moment du test, et le circuit défectueux est alors éliminé ou réparé.
Après avoir défini les critères de testabilité d’un circuit, nous explorons les différentes techniques architecturales pouvant être intégrées pendant la conception, que ce soit pour des blocs numériques simples ou pour des systèmes intégrés complexes. Les principaux standards utilisés dans l’industrie sont brièvement présentés. Pour plus d’information, le lecteur pourra trouver les liens vers les standards cités dans l’annexe bibliographique. Nous introduisons aussi les techniques de base à employer pour réaliser un test en ligne, c’est-à-dire un test qui a lieu pendant l’exécution de l’application. Les logiciels de Conception Assistée par Ordinateur (CAO) prennent en compte la testabilité des circuits, leurs caractéristiques sont détaillées.
Nous verrons que les techniques proposées introduisent un surcoût en termes de surface de silicium et de consommation et entraînent une légère réduction des performances. Cependant, ces techniques et le surcoût induit sont incontournables pour garantir à l’utilisateur un niveau minimal de qualité et de fiabilité. Tout circuit ou tout système intégré produits de nos jours embarque une ou plusieurs des solutions citées dans cet article.
Le lecteur trouvera en fin d'article un glossaire des termes utilisés.
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VERSIONS
- Version archivée 1 de août 2002 par Régis LEVEUGLE
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Exemples d’utilisation des techniques de conception en vue de la testabilité
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2. Norme IEEE 1149.1 boundary scan
Différence majeure avec ce qui précède, les dispositifs de la norme IEEE 1149.1 ne sont pas destinés en priorité au test du circuit lui-même, mais au support de la testabilité des cartes et des équipements. Cette utilisation hiérarchique dans un produit n'est pas détaillée ici ; on présente dans ce paragraphe les concepts de base de l’approche et les principaux éléments à intégrer dans un circuit pour qu’il soit compatible avec cette norme. Nous détaillons les aspects architecturaux de ce standard pour permettre une meilleure compréhension de la section suivante dédiée au test des systèmes intégrés sur puce. En effet, les standards qui ont été définis par la suite reprennent une partie des principes de cette norme pour résoudre les problèmes d’observabilité et de contrôlabilité. Néanmoins, pour plus de détails, la référence reste le document officiel IEEE standard test access port and boundary scan architecture.
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La norme votée en 1990 à l’issue des travaux du groupe IEEE 1149.1 a fait suite aux propositions d’un premier groupe de travail nommé « Joint Test Action Group » (JTAG), ce qui explique qu’il soit assez souvent fait référence, de façon abusive, à la norme JTAG.
Ces groupes de travail ont été constitués pour faire face à la complexité croissante du test des cartes électroniques, liée à l’augmentation de densité résultant de l’évolution des techniques d’interconnexion et d’encapsulation (nombre de couches élevé, montage en surface, circuits hybrides et MCM pour Multi Chip Module, etc.). Cette évolution ne permettait plus un test efficace par des moyens traditionnels (de type « planche à clou »), d’où l’idée d’adapter aux cartes et aux équipements les méthodes mises en œuvre pour le test des circuits intégrés. L’objectif principal de ces groupes de travail était d’apporter, aux entrées et sorties de chaque circuit monté sur la carte, l’observabilité et la contrôlabilité nécessaire pour réaliser le test de leurs interconnexions.
L’autre objectif, en normalisant cette approche, était de réduire les coûts en rendant possible le test unifié d’un système comportant...
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Norme IEEE 1149.1 boundary scan
BIBLIOGRAPHIE
-
(1) - AZAIS (F.), BERNARD (S.), FLOTTES (M.L.), GIRARD (P.), LANDRAULT (C.), LATORRE (L.), PRAVOSSOUDOVITCH (S.), RENOVELL (M.), ROUZEYRE (B.) - Test de Circuits et de Systèmes Intégrés. - Éditions Hermes Science, ISBN 2-7462-0864-4 (2004).
-
(2) - WANG (L.), WU (C.), WEN (X.) - VLSI test principles and architectures : design for testability. - Elsevier Morgan Kaufman Publishers. ISBN : 978-1-4933-0086-0 (2014).
-
(3) - GOLDSTEIN (L.H.), THIGPEN (E.L.) - SCOAP : Sandia controllability/observability analysis program. - Proceedings of the 17th Design Automation Conference, p. 190-196 (1980).
-
(4) - HORTENSIUS (P.D.), MC LEOD (H.C.) - Parallel random number generation for VLSI systems using cellular automata. - IEEE transactions on Computers, vol. 38, n° 10, p. 1466-1473 (1989).
-
(5) - CHUANWU (Z.), LIBIN (L.) - VLSI characteristic of cellular automata and LFSR. - IEEE International Symposium on Communications and Information Technology, p. 1031-1034, doi :10.1109/ISCIT.2005.1567043...
DANS NOS BASES DOCUMENTAIRES
ANNEXES
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1 Conférences
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2 Normes et standards
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3 Annuaire
- 3.1 Fondeurs : fabricants de circuits intégrés (liste non exhaustive)
- 3.2 Fabricants de testeurs industriels (ATE) (liste non exhaustive)
- 3.3 Outils de CAO pour le test des circuits intégrés (liste non exhaustive)
- 3.4 Organismes – Fédérations – Associations (liste non exhaustive)
- 3.5 Laboratoires – Bureaux d'études – Écoles – Centres de recherche (liste non exhaustive)
De nombreuses revues, colloques et conférences dans le domaine de la conception de circuits proposent des sessions consacrées au test et peuvent être intéressants pour compléter les informations délivrées dans cet article :
-
International test conference (ITC) (États-Unis) ;
-
VLSI test symposium (VTS) (États-Unis) ;
-
European test symposium (ETS) (Europe) ;
-
Design automation and test in Europe (DATE) (Europe).
On peut citer les conférences annuelles suivantes dont les actes sont édités par IEEE Computer society press :
-
IEEE design & test of computers ;
-
IEEE transactions on computers ;
-
IEEE transactions on computer-aided design ;
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IEEE transactions on very large scale integration (VLSI) systems ;
-
Journal of electronic testing : theory and applications (JETTA).
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QUIZ ET TEST DE VALIDATION PRÉSENTS DANS CET ARTICLE
1/ Quiz d'entraînement
Entraînez vous autant que vous le voulez avec les quiz d'entraînement.
2/ Test de validation
Lorsque vous êtes prêt, vous passez le test de validation. Vous avez deux passages possibles dans un laps de temps de 30 jours.
Entre les deux essais, vous pouvez consulter l’article et réutiliser les quiz d'entraînement pour progresser. L’attestation vous est délivrée pour un score minimum de 70 %.
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