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RÉSUMÉ
Le test des circuits intégrés numériques consiste à détecter en production tous les défauts qui peuvent apparaître pendant ou après la fabrication. Pour y parvenir, il faut s’assurer très tôt, dès la phase de conception, que le circuit possède les caractéristiques requises. Cet article définit les critères de testabilité d’un circuit et expose les différentes techniques de conception en vue du test qui sont mises en œuvre dans l’industrie pour atteindre ces critères. Les techniques et les méthodes décrites s’adressent à tous les niveaux hiérarchiques, du bloc élémentaire au système sur puce en trois dimensions, jusqu'au test des systèmes sur carte.
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Integrated circuits digital testing consists in detecting all defects that may appear during the manufacturing step or when the chip is embedded in its environment. For that purpose, it is mandatory to check during the design phase if the circuit has the minimal testability features required before being sent to production. This article presents the problematic and the testability concepts. It describes also the main Design For Testability (DFT) techniques used in the semiconductor industry. The described DFT techniques target different levels of the hierarchy, from the basic digital bloc to the 3D System on a Chip (SoC), up to board testing.
Auteur(s)
-
Mounir BENABDENBI : Maître de Conférence à l’Institut Polytechnique de Grenoble (Grenoble INP) - Laboratoire des Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (TIMA), Grenoble, France
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Régis LEVEUGLE : Professeur à l’Institut Polytechnique de Grenoble (Grenoble INP) - Laboratoire des Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (TIMA), Grenoble, France
INTRODUCTION
L’article [E 2 460] intitulé « Test des circuits intégrés numériques – Notions de base et évolutions » introduit les principaux concepts du domaine. Cet article constitue la deuxième partie d'un ensemble consacré aux tests des circuits intégrés numériques, il s’intéresse à la phase de conception du circuit intégré, étape dans laquelle il est désormais primordial de prendre en compte sa testabilité en production. Ainsi, grâce à l’utilisation de ces techniques de conception, si un défaut apparaît à la fabrication, il peut être détecté au moment du test, et le circuit défectueux est alors éliminé ou réparé.
Après avoir défini les critères de testabilité d’un circuit, nous explorons les différentes techniques architecturales pouvant être intégrées pendant la conception, que ce soit pour des blocs numériques simples ou pour des systèmes intégrés complexes. Les principaux standards utilisés dans l’industrie sont brièvement présentés. Pour plus d’information, le lecteur pourra trouver les liens vers les standards cités dans l’annexe bibliographique. Nous introduisons aussi les techniques de base à employer pour réaliser un test en ligne, c’est-à-dire un test qui a lieu pendant l’exécution de l’application. Les logiciels de Conception Assistée par Ordinateur (CAO) prennent en compte la testabilité des circuits, leurs caractéristiques sont détaillées.
Nous verrons que les techniques proposées introduisent un surcoût en termes de surface de silicium et de consommation et entraînent une légère réduction des performances. Cependant, ces techniques et le surcoût induit sont incontournables pour garantir à l’utilisateur un niveau minimal de qualité et de fiabilité. Tout circuit ou tout système intégré produits de nos jours embarque une ou plusieurs des solutions citées dans cet article.
Le lecteur trouvera en fin d'article un glossaire des termes utilisés.
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KEYWORDS
testability | controllability | observability | DFT
VERSIONS
- Version archivée 1 de août 2002 par Régis LEVEUGLE
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Architectures et méthodes pour le test de systèmes complexes
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3. Exemples d’utilisation des techniques de conception en vue de la testabilité
La plupart des techniques de conception pour la testabilité (DFT pour Design For Testability) citées dans cet article sont aujourd’hui utilisées dans tous les circuits complexes, même (pour ne pas dire surtout) dans des circuits produits en très gros volume. Autotests de mémoires et implantation de chemins série (scanpath) se retrouvent dans quasiment tous les produits. La compatibilité avec la norme IEEE 1149.1 est le plus souvent assurée car chaque circuit sera monté sur carte.
Il est très difficile d’obtenir des industriels les caractéristiques de test des circuits intégrés produits, ces informations étant très sensibles. Néanmoins, pour que le lecteur ait une idée plus précise de ce qui est mis en œuvre concrètement dans l’industrie, voici l’exemple de deux microprocesseurs d’usage général mais datant des années 2000. Le premier exemple en particulier permet d’avoir une idée de ce qui est acceptable en termes de surcoût en surface introduit par le test, pour un circuit d’usage courant.
Exemple 1 :
Le processeur superscalaire AMD-K7 comportait environ 100 000 bascules D, dont 90 % étaient placées dans des chaînes de scanpath pour permettre au maximum l’utilisation des ATPG structurels combinatoires. La plupart des bascules, qui n'étaient pas mises dans les chemins série, correspondaient à des éléments de mémorisation pouvant être facilement testés en utilisant la fonctionnalité du circuit, ou inclus dans des macrocellules optimisées ayant été dessinées au micron (full-custom) et dans lesquelles l’insertion d’un scanpath est difficile. À ceci s’ajoutent les éléments de mémorisation implantés pour le boundary scan (IEEE 1149.1). Les bascules internes reliées en chemin série étaient réparties en 48 chaînes (valeur maximum autorisée par l’équipement de test externe employé lors de la fabrication). Cette répartition permettait de limiter les temps de chargement/déchargement et de conserver un temps total d’application du test en dessous de 1 s. Ces chaînes pouvaient toutefois être connectées bout à bout dans un mode particulier permettant de faciliter le déverminage au niveau du système. La chaîne série ainsi constituée était alors placée...
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BIBLIOGRAPHIE
-
(1) - AZAIS (F.), BERNARD (S.), FLOTTES (M.L.), GIRARD (P.), LANDRAULT (C.), LATORRE (L.), PRAVOSSOUDOVITCH (S.), RENOVELL (M.), ROUZEYRE (B.) - Test de Circuits et de Systèmes Intégrés. - Éditions Hermes Science, ISBN 2-7462-0864-4 (2004).
-
(2) - WANG (L.), WU (C.), WEN (X.) - VLSI test principles and architectures : design for testability. - Elsevier Morgan Kaufman Publishers. ISBN : 978-1-4933-0086-0 (2014).
-
(3) - GOLDSTEIN (L.H.), THIGPEN (E.L.) - SCOAP : Sandia controllability/observability analysis program. - Proceedings of the 17th Design Automation Conference, p. 190-196 (1980).
-
(4) - HORTENSIUS (P.D.), MC LEOD (H.C.) - Parallel random number generation for VLSI systems using cellular automata. - IEEE transactions on Computers, vol. 38, n° 10, p. 1466-1473 (1989).
-
(5) - CHUANWU (Z.), LIBIN (L.) - VLSI characteristic of cellular automata and LFSR. - IEEE International Symposium on Communications and Information Technology, p. 1031-1034, doi :10.1109/ISCIT.2005.1567043...
DANS NOS BASES DOCUMENTAIRES
ANNEXES
-
1 Conférences
-
2 Normes et standards
-
3 Annuaire
- 3.1 Fondeurs : fabricants de circuits intégrés (liste non exhaustive)
- 3.2 Fabricants de testeurs industriels (ATE) (liste non exhaustive)
- 3.3 Outils de CAO pour le test des circuits intégrés (liste non exhaustive)
- 3.4 Organismes – Fédérations – Associations (liste non exhaustive)
- 3.5 Laboratoires – Bureaux d'études – Écoles – Centres de recherche (liste non exhaustive)
De nombreuses revues, colloques et conférences dans le domaine de la conception de circuits proposent des sessions consacrées au test et peuvent être intéressants pour compléter les informations délivrées dans cet article :
-
International test conference (ITC) (États-Unis) ;
-
VLSI test symposium (VTS) (États-Unis) ;
-
European test symposium (ETS) (Europe) ;
-
Design automation and test in Europe (DATE) (Europe).
On peut citer les conférences annuelles suivantes dont les actes sont édités par IEEE Computer society press :
-
IEEE design & test of computers ;
-
IEEE transactions on computers ;
-
IEEE transactions on computer-aided design ;
-
IEEE transactions on very large scale integration (VLSI) systems ;
-
Journal of electronic testing : theory and applications (JETTA).
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