Bibliographie & annexes
Présentation
Auteur(s)
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Sorin CRISTOLOVEANU
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Francis BALESTRA : Directeurs de recherche au CNRS, Institut de microélectronique, électromagnétisme et photonique (IMEP), École nationale supérieure d’électronique et de radioélectricité de Grenoble (ENSERG)
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La technologie silicium sur isolant (« silicon on insulator » : SOI) a été inventée dans les années 1960-1970 pour satisfaire la demande de circuits intégrés durcis aux irradiations ionisantes. Le premier matériau, le silicium sur saphir (SOS), a été suivi par une variété de structures SOI. Leur dénominateur commun est d’offrir, grâce à un oxyde enterré, une parfaite isolation diélectrique entre la couche active des circuits et le substrat de silicium massif (figure 1). En effet, dans un transistor à effet de champ métal oxyde semi-conducteur (MOSFET), il n’y a que la couche superficielle de silicium, d’épaisseur 0,1 à 0,2 µm (c’est-à-dire moins de 0,1 % de l’épaisseur totale de la plaquette de silicium), qui est vraiment utile pour le transport des électrons. Le reste de la plaquette est responsable d’effets parasites indésirables, que l’on peut éviter en faisant appel à une solution de type SOI (figure 1) .
Depuis le début des années 1990, la mise au point de nouveaux matériaux SOI, ainsi que l’explosion des appareils électroniques portables, a promu le SOI comme une technologie de choix pour la fabrication de composants à basse consommation et à haute fréquence.
Nous décrivons l’état de l’art des technologies SOI, en commençant par les méthodes de synthèse des principaux matériaux. Les avantages essentiels des circuits SOI, par rapport aux dispositifs conventionnels sur silicium massif, sont présentés, avant de faire plus ample connaissance avec les composants typiques déjà fabriqués sur SOI. Les méthodes de caractérisation, in situ ou fondées sur l’inspection des composants, sont évoquées. Nous verrons que les mécanismes physiques qui régissent le fonctionnement des transistors MOS sur SOI, partiellement ou totalement désertés, sont assez différents de ceux habituellement rencontrés dans les MOSFET (« metal oxide semiconductor field effect transistor ») sur silicium massif. Le SOI a un fort potentiel pour repousser les frontières de la microélectronique, par la miniaturisation des transistors MOS conventionnels ou bien par les architectures innovantes qu’il peut accueillir. Nous discuterons finalement les défis qui restent à relever avant que le SOI puisse jouer le rôle dominant qu’il mérite sur le marché de la micro-électronique.
Ce travail a été réalisé en partie au sein du Centre de projets en microélectronique avancée (CPMA) créé par le CNRS, le Laboratoire d’électronique, de technologie et d’instrumentation (LETI) du Commissariat à l’énergie atomique (CEA), l’Institut national polytechnique de Grenoble (INPG) et l’Institut national de sciences appliquées (INSA). Nos collègues – du CPMA, de l’IMEP et de très loin –, porteurs du virus SOI, sont remerciés pour tout ce qu’ils nous ont appris.
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VERSIONS
- Version courante de août 2013 par Sorin CRISTOLOVEANU, Francis BALESTRA
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Conclusion9. Défis
La technologie SOI est déjà relativement mûre. Cependant, il y a encore des défis dans différents domaines – physique des dispositifs, technologie, modélisation des composants, conception des circuits – avant que le SOI puisse exprimer tout son potentiel et devienne globalement compétitif sur le marché des semi-conducteurs. Les dimensions minimums réalisées jusqu’à présent pour les composants MOS sur SOI sont : longueur de 20 nm, largeur de 10 nm (fils quantiques) et épaisseur de 1 nm. Quand ces dimensions seront cumulées sur un seul transistor, le volume de silicium actif (< 10−18 cm3) contiendra 104 à 105 atomes de Si et 0 à 1 défaut. Le dopage de cette couche active (1017 à 1018 cm−3) correspondra à une seule impureté, dont la position deviendra importante. En outre, les phénomènes de transport quantique sont d’ores et déjà observés dans les transistors SOI ultraminces. Il est clair que de nouveaux concepts physiques, modèles et outils de simulation seront nécessaires afin de prendre en compte et d’exploiter au mieux les effets de très petites géométries.
S’agissant de la technologie, un premier défi est la production de masse de plaquettes SOI avec de larges diamètres (supérieurs à 30 cm), un faible nombre de défauts et un coût raisonnable (au plus 2 à 3 fois supérieur à celui des plaquettes silicium massif). L’uniformité de l’épaisseur du film de silicium est particulièrement importante pour les transistors MOS complètement déplétés car elle gouverne les fluctuations de la tension de seuil et donc de toutes les propriétés électriques des composants et des circuits. Il est prévisible que plusieurs technologies SOI ne survivront pas, excepté pour quelques niches d’applications spécifiques.
Il y a par ailleurs une demande pour des techniques de caractérisations appropriées, importées d’autres semi-conducteurs et adaptées au SOI (capacités SIS, pompage de charge ou bruit 4.2...
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Défis
BIBLIOGRAPHIE
-
(1) - CRISTOLOVEANU (S.), LI (S.S.) - Electrical Characterization of SOI Materials and Devices - . Kluwer, Norwell (1995).
-
(2) - CRISTOLOVEANU (S.) - Silicon films on sapphire - . Rep. Prog. Phys., 3, 1987, 327.
-
(3) - JOHNSON (R.A.), DE LA HOUSSEY (P.R.), CHANG (C.E.), CHEN (P.-F.), WOOD (M.E.), GARCIA (G.A.), LAGNADO (I.), ASBECK (P.M.) - Advanced thin-film silicon-on-sapphire technology : microwave circuit applications - . IEEE Trans. Electron Devices, 45, 1998, 1047.
-
(4) - MORIYASU (Y.), MORISHITA (T.), MATSUI (M.), YASUJIMA (A.) - Preparation of high quality silicon on sapphire - . Silicon-On-Insulator Technology and Devices IX, Electrochemical Soc., Pennington, 99–3, 1999, 137-142.
-
(5) - CRISTOLOVEANU (S.) - SOI : a metamorphosis of silicon - . IEEE Magazine : Circuits & Devices 99–18, 15 (1), 1999, 26-32.
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(6) - CRISTOLOVEANU (S.) - A...
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