1 - SYNTHÈSE DES MATÉRIAUX

• 1.1 - Silicium sur saphir
  Figure 1 - Comparaison des architectures génériques des transistors MOS Si massif (a) et SOI (b) montrant également la possible utilisation d'un Back Plane (BP) (d'après [1])
• 1.2 - FIPOS
• 1.3 - ZMR et ELO
  Figure 2 - Quelques membres de la famille SOI
• 1.4 - SIMOX
• 1.5 - SOI par collage de plaquettes
• 1.6 - Unibond
• 1.7 - Autres semiconducteurs sur isolant

  • Quiz d'entraînement

2 - AVANTAGES FONDAMENTAUX

3 - DISPOSITIFS

• 3.1 - Circuits CMOS
• 3.2 - Transistors bipolaires
• 3.3 - Composants de puissance
  Figure 3 - Exemples de composants innovants sur SOI
• 3.4 - Composants innovants
• 3.5 - Mémoires
  Figure 4 - Principe d'utilisation d'un transistor SOI comme mémoire 1T-DRAM
• 3.6 - Transistors à pente sous le seuil abrupte

4 - CARACTÉRISATION DES STRUCTURES

• 4.1 - Caractérisation électrique des plaquettes
  Figure 5 - Configuration du transistor pseudo-MOSFET et caractéristiques I DS (V GS) typiques dans un film Unibond totalement déserté
• 4.2 - Caractérisation sur dispositifs

  • Quiz d'entraînement
  Figure 6 - Configuration de la méthode split CV et courbe C (V G) typique Figure 7 - Courant de pompage de charge en fonction du niveau bas de l'impulsion appliquée sur la grille avant, pour différentes polarisations de la grille arrière Figure 8 - Facteur de bruit normalisé en fonction de la tension de grille dans un transistor MOS sur SOI Figure 9 - Transitoires du courant de drain dans un transistor à canal N sur SOI

5 - TRANSISTORS MOS À DÉPLÉTION TOTALE

• 5.1 - Tension de seuil
  Figure 11 - Influence de l'épaisseur de la couche de silicium
• 5.2 - Pente en faible inversion
  Figure 12 - Circuit équivalent en inversion faible d'un transistor MOS/SOI complètement déplété
• 5.3 - Transconductance
• 5.4 - Inversion volumique
• 5.5 - Couplage des défauts
• 5.6 - Autoéchauffement
  Figure 13 - Autoéchauffement et comportement thermique de transistors MOS/SOI

6 - TRANSISTORS PARTIELLEMENT DÉPLÉTÉS

• 6.1 - Effet kink
  Figure 14 - Caractéristiques de sortie I DS (V DS) d'un transistor MOS/SOI à canal N montrant l'effet kink modéré et l'influence d'une connexion prise dans la couche active de silicium
• 6.2 - Effets transitoires
• 6.3 - Transistor bipolaire parasite
  Figure 15 - Caractéristiques de transfert I DS (V GS) montrant l'effet de verrouillage (latch) dû à l'action du transistor bipolaire parasite

7 - MINIATURISATION DES COMPOSANTS

• 7.1 - Effets de canaux courts
  Figure 16 - Épaisseurs de canal et d'oxyde enterré nécessaires pour obtenir un effet acceptable de canal court DIBL de DV T /DV D = 100 mV/V en fonction de la longueur de grille Figure 17 - Impact de la fluctuation de dopage sur les variations de tension de seuil de différentes architectures de dispositifs Figure 18 - Impact de la contrainte en tension (obtenue par le procédé Smart-Cut à partir de couches Si/Si0,8Ge0,2 relaxées) sur les MOSFET SOI FD très courts et à film très minces
• 7.2 - Effets de porteurs chauds

8 - ARCHITECTURES INNOVANTES POUR TRANSISTORS SOI ULTIMES

• 8.1 - Transistor à tension de seuil dynamique : DT-MOSFET
  Figure 19 - Structures envisagées comme transistors MOS ultimes sur SOI
• 8.2 - Transistor à plan de masse
• 8.3 - Transistor monocouche
• 8.4 - Transistor double grille
  Figure 20 - Abaissement de la tension de seuil (par effets de pénétration latérale et DIBL) pour un transistor double grille Figure 21 - Courant de drain et transconductance d'un transistor d'épaisseur 3 nm en fonction de la tension de grille Figure 22 - Distributions quantiques des porteurs minoritaires et du champ électrique en modes double grille (DG) et simple grille (SG) d'un MOSFET sur film SOI d'épaisseur 3 nm (V GS – V th = 2 V) Figure 23 - Simulation Monte-Carlo du rapport de balisticité (BR) entre les courants de transistors fonctionnant en régime entièrement balistique (I BL) et les courants de transistors réels (I ON) pour différentes architectures de composants (bulk et double grille SOI MOSFET) Figure 24 - Transistor double grille à effet tunnel
• 8.5 - Transistors multigrilles

  • Quiz d'entraînement
  Figure 25 - FinFET à triple grille avec plusieurs fins (lorsqu'un isolant épais est formé sur la surface supérieure du fin, le fonctionnement est du type double grille). Figure 26 - MOSFET multigrilles et multicanaux conduisant à de très bons courants à l'état ON et OFF Figure 27 - Comparaison par simulation quantique du facteur de pente en inversion faible pour des longueurs de grille ultimes sub-10 nm

9 - CONCLUSION

10 - TABLEAU DES SIGLES ET ABRÉVIATIONS

TEST DE VALIDATION