1 - MODÉLISATION D’UNE MÉMOIRE À SEMI-CONDUCTEURS

2 - ÉVOLUTION DE LA CELLULE ET DE LA MATRICE DE MÉMORISATION

• 2.1 - Cellule vive dynamique
  Figure 2 - Cellule de mémorisation 1T-1C et schéma électrique équivalent (tiré de [1])
• 2.2 - Cellule vive statique
  Figure 3 - Modélisation d’une cellule de mémorisation d’une SRAM Figure 4 - Évolution des technologies de fabrication de la SRAM Figure 5 - Schéma électrique d’une cellule de mémorisation d’une SRAM
• 2.3 - Cellule morte
  Figure 6 - Vue en coupe schématique du transistor MOS à grille flottante canal N (a) et schéma électrique d’une cellule de mémorisation d’une EPROM (b) Figure 7 - Courbe I D = f (V GS) de la cellule de mémorisation Figure 8 - Structure des zones mémoires flash de type NAND (a) et NOR (b) Figure 9 - Exemple de relation entre seuils de détection et informations binaires
• 2.4 - Évolution du plan de mémorisation
  Figure 10 - Schémas de lignes de bit parallèles et croisées Figure 11 - Subdivisions des lignes et des colonnes

3 - ÉVOLUTION DE LA LOGIQUE DE CONTRÔLE

• 3.1 - Décodeur d’adresse de ligne
  Figure 13 - Pré- et post-décodeurs
• 3.2 - Amplificateur de lecture
  Figure 14 - Amplificateur de courant de lecture
• 3.3 - Multiplexeur de colonne
  Figure 15 - Exemple d’un décodeur en arbre
• 3.4 - Conditionneur de lignes de bit
  Figure 16 - Schéma électrique d’un préchargeur-égaliseur- sélectionneur de colonnes
• 3.5 - Accès successifs
  Figure 17 - Cycles de lecture en mode hyperpage de la DRAM MT4C4007 de la société Micron

4 - ORGANISATION INTERNE ÉVOLUÉE

• 4.1 - Approche multibanc
  Figure 18 - Mémoire multibanc (B = 4) Figure 19 - Chronogramme d’une lecture d’une QBM
• 4.2 - Architectures multithreadées
  Figure 20 - Accès classique à une barrette de type DIMM Figure 21 - Comparaison entre les modes classique et microthreadé Figure 22 - Organisation fonctionnelle multithreadée 2×2 simplifiée Figure 23 - Chronogrammes des pipelines internes en mode microthreadé 2×2 avec un partitionnement temporel dans le cas de lectures Figure 24 - Chronogrammes des pipelines internes en mode microthreadé 2×2 avec un partitionnement spatial dans le cas de lectures
• 4.3 - Organisations à mémoire cache
  Figure 25 - Approche répartie de cache intégré dans une DRAM Figure 26 - Approche localisée de cache intégré dans une DRAM Figure 27 - Classification des mémoires intégrant un cache
• 4.4 - Mémoires à applications spécifiques
  Figure 28 - Classification des mémoires vives dynamiques à application spécifique

5 - ÉVOLUTION DE L’INTERFACE

• 5.1 - Augmentation des formats de donnée et d’adresse
• 5.2 - Approche synchrone
  Figure 29 - Cycle d’écriture de la célèbre DRAM 2164 Figure 30 - Écriture dans une SDRAM Figure 31 - Chemin critique de l’adresse et de la donnée (lecture) Figure 32 - Étapes fonctionnelles d’un accès en lecture et en écriture Figure 33 - Fonctionnement interne en pipeline (lecture et écriture) Figure 34 - Conflit d’accès aux ressources (cellule ou bus) Figure 35 - Transformation d’une SRAM en version synchrone (source : [1]) Figure 36 - Chronogrammes d’une lecture d’une SRAM synchrone première génération (HM-6508 de la société Harris) Figure 37 - Organisation fonctionnelle de la mémoire micropd4483362 de la société NEC (2001) Figure 38 - Lecture de SDR SDRAM Figure 39 - Rafale d’écritures dans une DDR SDRAM Figure 40 - Évolution du débit des SDRAM en fonction de la génération Figure 41 - Évolution de la capacité des (S) DRAM (recherche) Figure 42 - Canal Rambus™ d’origine (1992) Figure 43 - Transactions de lecture (a) et d’écriture (b) Figure 44 - Comparaison des découpages en bancs internes de la RDRAM et de la SDRAM

6 - MÉMOIRE EMBARQUÉE

7 - VERS LA « MÉMOIRE IDÉALE »

• 7.1 - Caractéristiques
  Figure 46 - Positionnement de la « mémoire idéale » par rapport à l’EEPROM flash Figure 47 - Classement des mémoires émergentes
• 7.2 - Technologies alternatives de mémorisation
  Figure 48 - Cellule d’une OUM™ aux états résistifs faible (a, SET) et élevé (b, RESET) Figure 49 - Cellule de mémorisation de la PRAM Figure 50 - Variation de polarisation de la cellule ferroélectrique en fonction de la tension appliquée Figure 51 - Cellules mémoire ferroélectriques 1T-1C et 1T-2C Figure 52 - Dispositif classique de type MTJ et son cycle d’hystérésis Figure 53 - Structure d’une cellule de MRAM de type1T-1MTJ (a) et schéma électrique équivalent (b) Figure 54 - Classement des mémoires à magnétorésistance Tableau 1 - Comparaisons entre technologies émergentes (2016)
• 7.3 - Vers la mémoire ultime ?
  Figure 55 - Fonctionnement et vue en coupe d’un transistor de type SET Figure 56 - Caractéristique courant-tension d’un SET

8 - CONCLUSION

9 - GLOSSAIRE

10 - ACRONYMES, NOTATIONS ET SYMBOLES