Bibliographie & annexes
Présentation
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RÉSUMÉ
Cet article donne quelques repères sur les besoins actuels et les développements futurs des systèmes embarqués du point de vue de la consommation. Compte tenu des prévisions pour l'évolution des applications embarquées, la consommation, qui est déjà un problème critique dans les systèmes actuels, doit être une contrainte intégrée à tous les niveaux de la conception au même titre que la surface et la vitesse. Afin de cibler les actions, nous examinerons les sources de cette consommation en technologie numérique CMOS, sa répartition dans les circuits et systèmes et les principales méthodes d'optimisation utilisées actuellement ainsi que les règles de conception à retenir.
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Nathalie JULIEN : Professeur des universités – Université de Bretagne Sud affectée à l'ENSIBS et au Lab-STICC Lorient
INTRODUCTION
Le facteur limitant en conception de systèmes microélectroniques a évolué des problèmes de densité d'intégration à d'autres problèmes comme la dissipation de puissance et la variabilité croissante des processus de fabrication.
Le besoin de solutions à faible consommation est particulièrement fort dans les trois domaines d'application suivants : les systèmes ambiants intelligents (incluant la communication mobile et les réseaux de capteurs), l'automobile et l'électronique de grande diffusion.
D'après Intel, actuellement chaque augmentation de 1 % en performance entraîne une augmentation de 3 % en consommation pour différentes raisons. La taille des transistors diminue et leur nombre augmente à surface donnée, la fréquence d'horloge augmente, le courant de fuite augmente, induisant de la chaleur et des pertes. Si le nombre de transistors par unité de surface continue d'augmenter de la même façon sans améliorer la gestion de la consommation, les microprocesseurs en 2015 vont consommer de l'ordre de quelques dizaines de milliers de watts par cm2, ce qui rapproche dangereusement le composant de la température de fusion du silicium. La consommation devient donc une contrainte critique. D'ailleurs certains constructeurs ont vu leur puce très performante fondre lorsque toutes les possibilités de calcul étaient activées !
Du point de vue conception, il faut donc maîtriser plusieurs contraintes : le coût (au maximum quelques dollars par puce pour l'électronique de grande diffusion), la consommation (le « power budget » est constant donc il faudra plus de puissance de calcul par watt) et la surface (pour limiter les contraintes de coût, fabrication et conception). Les besoins en calcul vont augmenter de manière plus importante que les performances des processeurs, impliquant le besoin d'implémentations à faible consommation et de plates-formes flexibles où la performance (exprimée en MOPS pour Millions d'opérations par seconde) augmente sans augmenter la puissance dissipée. De plus, la technologie des batteries évolue beaucoup plus lentement que la demande en puissance pour le calcul mobile et les circuits de communication.
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Conclusion et perspectives
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3. Principales méthodes d'optimisation
Pour maîtriser la consommation, il faut agir à chaque niveau de la hiérarchie de conception : d'après Intel, la situation est tellement critique que chaque pourcentage gagné est intéressant.
3.1 Niveaux d'optimisation
Pour présenter les différentes actions d'optimisation de la consommation, il est classique de se référer aux niveaux de conception d'un circuit VLSI tels que représentés sur la figure 18. Les bas niveaux, technologiques et logiques, permettent une estimation précise, mais longue et complexe. Il existe beaucoup de techniques d'optimisation à ces niveaux mais leur impact reste limité. Les estimations à haut niveau, algorithme et système, bien que moins précises, permettent un retour rapide d'information au concepteur pour qualifier les différentes solutions par l'exploration de l'espace surface-temps-puissance. Les possibilités d'optimisation sont alors importantes. Il est indispensable de se préoccuper de la consommation à chaque étape de la conception : architecture système, algorithme, partitionnement logiciel/matériel, micro- architecture et implantation physique.
HAUT DE PAGE3.2 Niveau technologique
Pour permettre une réduction de la puissance dissipée par un transistor, il faut modifier soit ses paramètres physiques (substrat, dimensions…), soit ses paramètres de fonctionnement (tension d'alimentation, tension de polarisation du substrat…).
Pour des technologies 90 nm et en dessous, la gestion du courant de fuite est essentielle dans la conception des systèmes. Comme les tensions d'alimentation diminuent, les tensions de seuil doivent également diminuer pour conserver les performances mais le courant de fuite augmente exponentiellement. Une des plus importantes préoccupations à ce niveau sera de maîtriser le courant de fuite dû aux faibles valeurs de V th et V dd . Il existe un certain nombre de techniques de contrôle du courant de fuite au niveau circuit : contrôle du substrat (body bias ), effet d'empilement avec transistors en série (stack effect ) et transistors pour éteindre des parties du circuit (sleep transistors ). Le principe des sleep transistors est représenté sur la figure 19. Quand le bloc fonctionnel...
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Principales méthodes d'optimisation
BIBLIOGRAPHIE
-
(1) - BELLEUDY (C.) - Architecture multiprocesseur et faible consommation. - École thématique Conception Faible Consommation pour les systèmes embarqués temps réels ECOFAC (2010).
-
(2) - BELLEVILLE (M.) - Challenges in wireless sensor networks. - École thématique Conception Faible Consommation pour les systèmes embarqués temps réels ECOFAC (2010).
-
(3) - BENINI (L.), DE MICHELI (G.) - Dynamic power management, design techniques and CAD tools. - Kluwer Academic Publishers (1998).
-
(4) - BOURDEL (S.), BARTHELEMY (H) - Power gating for UWB systems. - École thématique Conception Faible Consommation pour les systèmes embarqués temps réels ECOFAC (2012).
-
(5) - CATTHOOR (F.), WUYTACK (S.), DE GREEF (E.), BALASA (F.), COURTAY (A.) - Consommation d'énergie dans les interconnexions sur puce : estimation de haut niveau et optimisations architecturales. - Thèse de l'Université de Bretagne Sud (2008).
-
...
ANNEXES
Site ARTIST, Network of Excellence on Embedded Systems Design http://www.artist-embedded.org
Roadmap ITEA, ITEA Roadmap for Software-Intensive Systems and Services edition 3, 2009 https://itea4.org/article/itea-roadmap-for-software-intensive-systems-and-services-edition-3.html
Roadmap ITRS, International Technology Roadmap for Semiconductors, 2012 http://public.itrs.net
Roadmap EDA, European Design Automation roadmap, 2009 http://www.catrene.org/web/communication/publ_eda.php
Site officiel ACPI http://www.acpi.info/
Site Ecofac École thématique Conception Faible Consommation pour les systèmes embarqués temps réels http://ecofac2010.irisa.fr/
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