Implantation d'un turbo-décodeur RS à 5 Gbit/s
5 gigabits/s de débit utile pour un turbo-décodeur

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L'objectif du prototype est de démontrer que le turbo-décodeur RS peut effectivement atteindre des débits utiles supérieurs au Gbit/s sur circuits programmables de type FPGA. Le code élémentaire RS a été choisi afin de profiter du parallélisme de symboles de ces codes (ici 1 symbole = 5 bits). La carte de prototypage utilisée est une carte de la société Dinigroup qui contient 6 circuits Virtex5 programmables de chez Xilinx. Chaque FPGA peut émuler jusqu'à 12 millions de portes logiques. Le code élémentaire est un code RS (31,29) qui donne un rendement de 0,88 pour 841 symboles utiles de 5 bits. Pour chaque demi-itération, 31 décodeurs sont nécessaires. 145 bits sont disponibles simultanément à la sortie de la carte. La fréquence de fonctionnement des décodeurs élémentaires étant de 37,5 MHz, le débit utile correspondant est donc de 37,5.10⁶ x 29 x 5 = 5,38 Gbit/s.

La figure 5 montre les communications entre les différents composants : un premier FPGA contient toute la partie transmission (codage et émulation de canal avec un bruit blanc gaussien) et les cinq autres une itération du processus de turbo-décodage (un décodage « lignes » et un décodage « colonnes » complets).

En terme de performances (ou taux d'erreurs binaires, TEB), les courbes de la figure 6 comparent les performances optimales obtenues avec un programme en C avec celles mesurées sur la carte. L'écart est lié à la simplification de l'algorithme de décodage, nécessaire pour limiter la complexité des décodeurs élémentaires, et au nombre d'itérations considéré (8 et 5, respectivement). Le débit élevé permet d'évaluer des taux d'erreurs de 10-13 en quelques heures. (Il faudrait multiplier ce temps par 1 000 avec des simulations en langage C.) Des TEB si faibles étaient auparavant obtenus à l'aide de bornes mathématiques.