Une nouvelle architecture pour l’intelligence artificielle embarquée

La plupart des applications basées sur de l’intelligence artificielle nécessitent d’exécuter leurs calculs – ce qu’on appelle « inférence » – via le cloud. Par exemple, le traitement de la parole réalisé par les assistants vocaux (Alexa, Siri, Cortana…) se réalise directement dans le cloud. Mais une nouvelle tendance, consistant à rapprocher la capacité de calcul au plus proche du besoin, émerge : le edge computing. « Au CEA, on cherche à déporter l’inférence au plus proche de l’utilisateur » nous explique Frédéric Heitzmann, directeur de recherche au CEA, pendant la visite des salles blanches organisée lors de Leti Innovation Days, en juin dernier. « Google a par exemple mis au point un TPU spécifique pour faire de l’embarqué ». Intégrer les puces d’exécution d’IA dans l’objet permet de se passer d’une connexion internet, d’avoir un temps de latence moindre et de sécuriser les données traitées. Cependant, celles-ci doivent être travaillées pour être économes en énergie.

Pour accélérer les réseaux de neurones – faire de l’inférence –, le CEA travaille sur une technologie originale, qui consiste à imbriquer des transistors et des mémoires résistives non volatiles. Résistive, c’est-à-dire que l’information n’est plus codée par la présence de charge mais par la résistance, permettant de l’intégrer au plus proche du transistor (un nanofil de silicium). Non volatile, c’est-à-dire que l’information reste enregistrée même si elle n’est plus alimentée. Plus précisément, il ne s’agit plus d’avoir bloc de mémoire et calcul séparés, comme dans l’architecture largement répandue de Von Neumann, mais d’intégrer le calcul directement dans la mémoire. C’est ce qu’ils appellent le « In Memory Computing ». Cette nouvelle architecture permet d’éviter les allers-retours puce – mémoire réduisant ainsi le temps de latence, le nombre de transferts de données et la consommation énergétique. « Le Graal de l’intelligence artificielle est de rapprocher le deux pour gagner en efficacité énergétique. Notre objectif est d’avoir un circuit 20 fois moins gourmand en énergie qu’un circuit de Von Neumann », explique Frédéric Heitzmann, directeur de recherche au CEA Leti.

La lithographie intègre les fonctionnalités

Pour développer cette solution de calcul dans la mémoire, le CEA a lancé en mars dernier le projet « MyCube » financé par un ERC – un programme dédié à la recherche exploratoire – s’élevant à 2,75 millions d’euros. Un démonstrateur à base de nanofils de silicium et de mémoires résistives non volatiles sera mis au point d’ici la fin du projet, en 2022.

L’intégration des blocs de calcul avec ceux de la mémoire nécessite des outils performants. Pour cela, le CEA a fait l’acquisition en 2018, avec le soutien de la région Auvergne-Rhône-Alpes, d’une cellule de lithographie 193 mm à immersion. Elle permet de superposer les fonctionnalités « mémoire » et « calcul » en 3D à échelle 100 nm. « La lithographie est l’étape clé dans la fabrication de composants électroniques car elle permet de réaliser le dessin du circuit couche après couche » ajoute Frédéric Heitzmann. Cette étape va définir la dimension des motifs (40 nm) et l’alignement niveau à niveau (2nm près sur une plaque de 300 mm). Elle peut empiler de 30 à 40 photographies.